JPS6041485B2 - デイジタルミキサ - Google Patents
デイジタルミキサInfo
- Publication number
- JPS6041485B2 JPS6041485B2 JP51146510A JP14651076A JPS6041485B2 JP S6041485 B2 JPS6041485 B2 JP S6041485B2 JP 51146510 A JP51146510 A JP 51146510A JP 14651076 A JP14651076 A JP 14651076A JP S6041485 B2 JPS6041485 B2 JP S6041485B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- circuit
- output
- output signal
- input signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/64—Generators producing trains of pulses, i.e. finite sequences of pulses
- H03K3/72—Generators producing trains of pulses, i.e. finite sequences of pulses with means for varying repetition rate of trains
Landscapes
- Manipulation Of Pulses (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】
本発明はディジタルミキサに関する。
トランシーバー等においてはＰＬＬ（Ｐｈａｓｅ山ｃｋ
ｅｄＬｏｏｐ）回路を応用した周波数シンセサィザが利
用されている。
ｅｄＬｏｏｐ）回路を応用した周波数シンセサィザが利
用されている。
一方、昭和５山王１１月２０日に株式会社オーム社から
発刊された「半導体回路マニュアル」頁３８９に記載さ
れているように、位相比較器、ローパスフィル夕、電圧
制御発振器、ミキサ、分周器によって閉ループを形成し
、上記ミキサの一方の入力端子に周波数ｆｏの上記電圧
制御発振器の出力信号を印加し、上記ミキサの他方の入
力端子に周波数ｆＬの局部発振器の出力信号を印加する
ことにより、上記ミキサの出力端子より差の周波数わ−
ｆＬの出力信号を取り出し分周比の上記分周器の入力に
印加し、この分周器の出力を上記位相比較器の一方の入
力端子に印加し、上記位相比較器の他方の入力端子に周
波数ｆ，の入力信号を印加すれば、上記電圧制御発振器
の上記出力信号の上記周波数位をｆｏ＝ｆＬ十Ｎ・ｆ，
という値にロックすることができる。一方、上記のよう
にＰＬＬ周波数シンセサィザにおいて差の周波数を得る
ためのミキサとして、米国モートローラ社よりディジタ
ルミキサＭＣＩ２０００力ミ支飯されており、かかるデ
ィジタルミキサはＯ型フリップフロップを使用し、かか
るＤ型フリツプフ。
発刊された「半導体回路マニュアル」頁３８９に記載さ
れているように、位相比較器、ローパスフィル夕、電圧
制御発振器、ミキサ、分周器によって閉ループを形成し
、上記ミキサの一方の入力端子に周波数ｆｏの上記電圧
制御発振器の出力信号を印加し、上記ミキサの他方の入
力端子に周波数ｆＬの局部発振器の出力信号を印加する
ことにより、上記ミキサの出力端子より差の周波数わ−
ｆＬの出力信号を取り出し分周比の上記分周器の入力に
印加し、この分周器の出力を上記位相比較器の一方の入
力端子に印加し、上記位相比較器の他方の入力端子に周
波数ｆ，の入力信号を印加すれば、上記電圧制御発振器
の上記出力信号の上記周波数位をｆｏ＝ｆＬ十Ｎ・ｆ，
という値にロックすることができる。一方、上記のよう
にＰＬＬ周波数シンセサィザにおいて差の周波数を得る
ためのミキサとして、米国モートローラ社よりディジタ
ルミキサＭＣＩ２０００力ミ支飯されており、かかるデ
ィジタルミキサはＯ型フリップフロップを使用し、かか
るＤ型フリツプフ。
ツプのデータ入力端子Ｄに低い方の周波数の入力信号を
印加し、クロック入力端子に高い方の周波数の入力信号
を印加することにより、Ｄ型フリップフロップの出力よ
り差の周波数の出力信号を得るものである。一方、本発
明者の検討によれば、上記の如きＤ型フリツプフロップ
を用いたディジタルミキサの出力信号のハイレベル期間
及びローレベル期間はクロツク入力端子に印加される高
い方の周波数の入力信号の周期の整数倍になるため、か
かるＤ型フリップフロップの出力端子から得られる差の
周波数は上述のクロック入力端子に印加される高い方の
周波数の入力信号の周期によって量子化誤差を含むとい
う問題が明らかとされた。従って、本発明の目的とする
ところは、誤差の少ないディジタルミキサを提供するこ
とにある。
印加し、クロック入力端子に高い方の周波数の入力信号
を印加することにより、Ｄ型フリップフロップの出力よ
り差の周波数の出力信号を得るものである。一方、本発
明者の検討によれば、上記の如きＤ型フリツプフロップ
を用いたディジタルミキサの出力信号のハイレベル期間
及びローレベル期間はクロツク入力端子に印加される高
い方の周波数の入力信号の周期の整数倍になるため、か
かるＤ型フリップフロップの出力端子から得られる差の
周波数は上述のクロック入力端子に印加される高い方の
周波数の入力信号の周期によって量子化誤差を含むとい
う問題が明らかとされた。従って、本発明の目的とする
ところは、誤差の少ないディジタルミキサを提供するこ
とにある。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。すなわち、第
１の入力信号Ａと第２の入力信号Ｂとが印加されるＮＯ
Ｒ回路ＮＯＲＩと、上記第１のの入力信号Ａと上記ＮＯ
Ｒ回路ＮＯＲＩの出力信号Ｃとが印加される第１のＮＡ
ＮＤ回路ＮＡＮＤＩと、上記第２の入力信号Ｂと上記Ｎ
ＯＲ回路ＮＯＲＩの上記出力信号Ｃとが印放される第２
のＮＡＮＤ回路ＮＡＮＤ２と、そのセット入力端子に上
記第１のＮＡＮＤ回路ＮＡＮＤＩの出力信号Ｄが印加さ
れそのリセット入力端子に上記第２のＮＡＮＤ回路ＮＡ
ＮＤ２の出力信号Ｅが印加されるセット・リセット型フ
リップフロップＮＡＮＤ３，４とを具備し、上記セット
・リセットフリップフロップＮＡＮＤ３，４の出力端子
より上記第１と第２の入力信号Ａ，Ｂの差の周波数の出
力信号Ｆを得ることを特徴とする。
を簡単に説明すれば、下記の通りである。すなわち、第
１の入力信号Ａと第２の入力信号Ｂとが印加されるＮＯ
Ｒ回路ＮＯＲＩと、上記第１のの入力信号Ａと上記ＮＯ
Ｒ回路ＮＯＲＩの出力信号Ｃとが印加される第１のＮＡ
ＮＤ回路ＮＡＮＤＩと、上記第２の入力信号Ｂと上記Ｎ
ＯＲ回路ＮＯＲＩの上記出力信号Ｃとが印放される第２
のＮＡＮＤ回路ＮＡＮＤ２と、そのセット入力端子に上
記第１のＮＡＮＤ回路ＮＡＮＤＩの出力信号Ｄが印加さ
れそのリセット入力端子に上記第２のＮＡＮＤ回路ＮＡ
ＮＤ２の出力信号Ｅが印加されるセット・リセット型フ
リップフロップＮＡＮＤ３，４とを具備し、上記セット
・リセットフリップフロップＮＡＮＤ３，４の出力端子
より上記第１と第２の入力信号Ａ，Ｂの差の周波数の出
力信号Ｆを得ることを特徴とする。
以下、本発明を実施例により説明する。
第１図は本発明の一実施例によるディジタルミキサの回
路図を示す。
路図を示す。
一方の回路に印加される入力信号Ａ，Ｂは、下記の条件
を満すものとする。
を満すものとする。
（１’両入力信号Ａ，Ｂはデューティ比約５０％すなわ
ち、両入力信号Ａ，Ｂはそれぞれハイレベルの期間とロ
ーレベルの期間とがほぼ等しいものである。
ち、両入力信号Ａ，Ｂはそれぞれハイレベルの期間とロ
ーレベルの期間とがほぼ等しいものである。
｛２｝ 入力信号Ａの周波数ｆ＾と入力信号Ｂの周波数
ｆＢとは、１＜ｆ８／ｆＡ＜２の周波数関係を滴すもろ
である。
ｆＢとは、１＜ｆ８／ｆＡ＜２の周波数関係を滴すもろ
である。
この回路は、入力信号Ａと入力信号Ｂの印加されるＮＯ
Ｒ回路ＮＯＲ１、入力信号ＡとＮＯＲＩの出力Ｃとが印
加されるＮＡＮＤ回路ＮＮＮＤ１、入力信号ＢとＮＯＲ
Ｉの出力Ｃとが印加されるＮＡＮＤ回路ＮＯＲ２及びセ
ット・リセツト型フリツプフロップを構成する２個のＮ
ＡＮＤ回路ＮＡＮＤ３，４からなる。
Ｒ回路ＮＯＲ１、入力信号ＡとＮＯＲＩの出力Ｃとが印
加されるＮＡＮＤ回路ＮＮＮＤ１、入力信号ＢとＮＯＲ
Ｉの出力Ｃとが印加されるＮＡＮＤ回路ＮＯＲ２及びセ
ット・リセツト型フリツプフロップを構成する２個のＮ
ＡＮＤ回路ＮＡＮＤ３，４からなる。
なお、Ｃａｐは出力Ｃを遅延させるための容量である。
第２図はこの回路のタイムチャート図である。
第２図はこの回路のタイムチャート図である。
ＮＯＲ回路ＮＯＲＩの出力信号Ｃは、入力信号Ａと入力
信号Ｂとがともにローレベルの時に／・ィレベルとなる
。一方、ＮＯＲ回路ＮＯＲＩの出力には上述のように遅
延用容量Ｃａｐが接続されているため、出力信号Ｃの／
・ィレベルからローレベルへの変化およびローレベルか
ら／・ィレベルへの変化は第２図に示すように若干遅延
するものとなる。一方、入力信号Ａと出力信号Ｃとがと
もに／・ィレベルの時に、ＮＡＮＤ回路ＮＡＮＤＩの出
力信号Ｄはローレベルとなる。しかし、ＮＡＮＤＩの出
力には図示しない出力浮遊容量が存在するため、出力信
号Ｄのハィレベルからローレベルへの変化およびローレ
ベルからハィレベルへの変化は第２図に示すようにわず
かに遅延したものとなる。一方、入力信号Ｂと出力信号
Ｃとがともに／・ィレベルの時に、ＮＡＮＯ回路ＮＡＮ
Ｄ２の出力信号Ｅはローレベルとなる。
信号Ｂとがともにローレベルの時に／・ィレベルとなる
。一方、ＮＯＲ回路ＮＯＲＩの出力には上述のように遅
延用容量Ｃａｐが接続されているため、出力信号Ｃの／
・ィレベルからローレベルへの変化およびローレベルか
ら／・ィレベルへの変化は第２図に示すように若干遅延
するものとなる。一方、入力信号Ａと出力信号Ｃとがと
もに／・ィレベルの時に、ＮＡＮＤ回路ＮＡＮＤＩの出
力信号Ｄはローレベルとなる。しかし、ＮＡＮＤＩの出
力には図示しない出力浮遊容量が存在するため、出力信
号Ｄのハィレベルからローレベルへの変化およびローレ
ベルからハィレベルへの変化は第２図に示すようにわず
かに遅延したものとなる。一方、入力信号Ｂと出力信号
Ｃとがともに／・ィレベルの時に、ＮＡＮＯ回路ＮＡＮ
Ｄ２の出力信号Ｅはローレベルとなる。
同様に、ＮＡＮＤ２の出力にも図示しない出力浮遊容量
が存在するため、出力信号Ｅのハィレベルからローレベ
ルへの変化およびローレベルから／・ィレベルへの変化
も第２図に示すようにわずかに遅延したものとなる。一
方の出力から他方の入力にクロスカップルされた二つの
ＮＡＮＤ回路ＮＡＮＤ３，ＮＡＮＤ４は、セット・リセ
ット型フリップフロップを構成し、かかる２つのＮＡＮ
Ｄ回路から構成されたセット・リセット型フリップフロ
ップの動作モードは下記のようになる。
が存在するため、出力信号Ｅのハィレベルからローレベ
ルへの変化およびローレベルから／・ィレベルへの変化
も第２図に示すようにわずかに遅延したものとなる。一
方の出力から他方の入力にクロスカップルされた二つの
ＮＡＮＤ回路ＮＡＮＤ３，ＮＡＮＤ４は、セット・リセ
ット型フリップフロップを構成し、かかる２つのＮＡＮ
Ｄ回路から構成されたセット・リセット型フリップフロ
ップの動作モードは下記のようになる。
１ データ保持モード：
信号Ｄと信号Ｅとがともにハィレベルの時は、セット・
リセット型フリツプフロツプの出力信号Ｆ，Ｇは以前の
レベルを保持する。
リセット型フリツプフロツプの出力信号Ｆ，Ｇは以前の
レベルを保持する。
０リセツトモード：
信号Ｄが／・ィレベルに保持される一方、信号Ｅがハイ
レベルからローレベルに変化すると、セット・リセット
型フリップフロップは以前の状態に全く無関係に出力信
号Ｆをローレベルに、出力信号Ｇをハイレベルとする。
レベルからローレベルに変化すると、セット・リセット
型フリップフロップは以前の状態に全く無関係に出力信
号Ｆをローレベルに、出力信号Ｇをハイレベルとする。
ｍ セットモード：信号Ｅが／・ィレベルに保持される
一方、信号Ｄがハィレベルからローレベルに変化すると
、セット・リセット型フリップフロップは以前の状態に
全く無関係に出力信号Ｆを／・ィレベルに、出力信号Ｇ
をローレベルとする。
一方、信号Ｄがハィレベルからローレベルに変化すると
、セット・リセット型フリップフロップは以前の状態に
全く無関係に出力信号Ｆを／・ィレベルに、出力信号Ｇ
をローレベルとする。
Ｗ 禁止モード：
信号Ｄと信号Ｅがともにハイレベルからローレベルに変
化すると、セット・リセット型フリツプフロツプの両出
力信号Ｆ，Ｇはともにハイレベルとなってしまうため、
この入力信号印加条件は禁止モードとする。
化すると、セット・リセット型フリツプフロツプの両出
力信号Ｆ，Ｇはともにハイレベルとなってしまうため、
この入力信号印加条件は禁止モードとする。
上述の如きセット・リセット型フリップフロップの動作
モードから明らかなように、第２図に示す信号Ｄ，Ｅに
応答して下記に説明するような出力信号Ｆが得られる。
モードから明らかなように、第２図に示す信号Ｄ，Ｅに
応答して下記に説明するような出力信号Ｆが得られる。
すなわち、信号Ｅがパルス０に示すように／・ィレベル
からローレベルに変化すると、フリップフロツプはリセ
ットモードにトリガされるため、出力信号Ｆはローレベ
ルとなる。次に、信号Ｄがパルス１に示すようにハイレ
ベルからローレベルに変化すると、フリップフロップは
セットモードにトリガされ、出力信号Ｆはローレベルか
らハイレベルに変化する。その後、信号Ｅがパルス１に
示すように再び／・ィレベルからローレベルに変化する
と、フリツプフロツプは再びリセツトモードにトリガさ
れるため、出力信号Ｆはハイレベルからローレベルに変
化する。以下、同様の動作を繰り返し、セット・リセッ
ト型フリップフロップ回路の出力信号Ｆは第２図に示す
ようになる。これに対し、セット・リセット型フリツプ
フロップ回路の他の出力信号Ｇの波形は、上述した出力
信号Ｆと逆位相のものとなる。
からローレベルに変化すると、フリップフロツプはリセ
ットモードにトリガされるため、出力信号Ｆはローレベ
ルとなる。次に、信号Ｄがパルス１に示すようにハイレ
ベルからローレベルに変化すると、フリップフロップは
セットモードにトリガされ、出力信号Ｆはローレベルか
らハイレベルに変化する。その後、信号Ｅがパルス１に
示すように再び／・ィレベルからローレベルに変化する
と、フリツプフロツプは再びリセツトモードにトリガさ
れるため、出力信号Ｆはハイレベルからローレベルに変
化する。以下、同様の動作を繰り返し、セット・リセッ
ト型フリップフロップ回路の出力信号Ｆは第２図に示す
ようになる。これに対し、セット・リセット型フリツプ
フロップ回路の他の出力信号Ｇの波形は、上述した出力
信号Ｆと逆位相のものとなる。
以上の説明および第２図から明らかなように、セット・
リセット型フリップフロップは入力信号Ａの偶数番目（
２，４，６，８・・・）のパルスのローレベルから／・
ィレベルへの変化によってセットモードにトリガされ、
入力信号Ａの偶数番目のパルスがハィレベルからローレ
ベルに変化した後に入力信号Ｂがローレベルから／・ィ
レベルに変化することによってセット・リセット型フリ
ップフロツプはリセツトモードにトリガされる。
リセット型フリップフロップは入力信号Ａの偶数番目（
２，４，６，８・・・）のパルスのローレベルから／・
ィレベルへの変化によってセットモードにトリガされ、
入力信号Ａの偶数番目のパルスがハィレベルからローレ
ベルに変化した後に入力信号Ｂがローレベルから／・ィ
レベルに変化することによってセット・リセット型フリ
ップフロツプはリセツトモードにトリガされる。
第２図において、時亥』Ｔ，，Ｔ２，…Ｔ７における信
号Ａ，Ｂ，Ｆ，Ｂ−Ａのパルス数を教えると、下記の表
のようになる。
号Ａ，Ｂ，Ｆ，Ｂ−Ａのパルス数を教えると、下記の表
のようになる。
以上の表から明らかなように、（出力信号Ｆのパルス数
）＝（入力信号Ａのパルス数）−（入力信号Ｂのパルス
数）−０．２５＝（入力信号Ａのパルス数）−（入力信
号Ｂのパルス数）となる。
）＝（入力信号Ａのパルス数）−（入力信号Ｂのパルス
数）−０．２５＝（入力信号Ａのパルス数）−（入力信
号Ｂのパルス数）となる。
従って、入力信号Ａと入力信号Ｂとの差の周波数の出力
が得られることになる。一方、第２図中には従来のＤ型
フリップフロップを用いたディジタルミキサであって、
入力信号Ａと入力信号ＢとをそれぞれこのＤ型フリップ
フロップのデータ入力端子とクロック入力端子とに印加
した場合の出力信号が波形日によって示されている。
が得られることになる。一方、第２図中には従来のＤ型
フリップフロップを用いたディジタルミキサであって、
入力信号Ａと入力信号ＢとをそれぞれこのＤ型フリップ
フロップのデータ入力端子とクロック入力端子とに印加
した場合の出力信号が波形日によって示されている。
Ｄ型フリツプフロツプはクロツク入力信号がローレベル
からハィレベルに変化した時デ−タ入力端子の信号をサ
ンプリングし次に到来するクロツク入力信号がローレベ
ルからハイレベルに変化するまでの期間このサンプリン
グデータを保持するため、本発明と比較すると波形日中
の破線部分においてクロツク入力信号（すなわち入力信
号Ｂ）の周期分に対応した大きな量子化誤差を有するこ
とが理解できる。上述した実施例によれば、１〈ｆＢ／
ｆ＾く２の周波数関係を満足する入力信号Ａ，Ｂが印加
されている場合はディジタルミキサは正常な動作を行う
が、上言己周波数関係を満足しない入力信号Ａ，Ｂが印
加される場合はＮ山ＮＤ３，４により構成されたセット
・リセット型フリップフロップに禁止モードの信号Ｄ，
Ｅが印加されるためディジタルミキサとしての正常な動
作を行うことはできなくなる。
からハィレベルに変化した時デ−タ入力端子の信号をサ
ンプリングし次に到来するクロツク入力信号がローレベ
ルからハイレベルに変化するまでの期間このサンプリン
グデータを保持するため、本発明と比較すると波形日中
の破線部分においてクロツク入力信号（すなわち入力信
号Ｂ）の周期分に対応した大きな量子化誤差を有するこ
とが理解できる。上述した実施例によれば、１〈ｆＢ／
ｆ＾く２の周波数関係を満足する入力信号Ａ，Ｂが印加
されている場合はディジタルミキサは正常な動作を行う
が、上言己周波数関係を満足しない入力信号Ａ，Ｂが印
加される場合はＮ山ＮＤ３，４により構成されたセット
・リセット型フリップフロップに禁止モードの信号Ｄ，
Ｅが印加されるためディジタルミキサとしての正常な動
作を行うことはできなくなる。
以上説明した本発明は、ＰＬＬ周波数シンセサィザ等で
利用できるディジタルミキサとして利用することができ
る。
利用できるディジタルミキサとして利用することができ
る。
第１図は本発明の一実施例によるディジタルミキサを示
す回路図、第２図はディジタルミキサの回路動作を説明
するためのタイムチャート図である。 ＮＯＲ１・・・・・・ＮＯＲ回路、ＮＡＮＤＩ〜４・・
・・・・ＮＡＮＤ回路、Ｃａｐ・・・・・・コンデンサ
。 第１図第２図
す回路図、第２図はディジタルミキサの回路動作を説明
するためのタイムチャート図である。 ＮＯＲ１・・・・・・ＮＯＲ回路、ＮＡＮＤＩ〜４・・
・・・・ＮＡＮＤ回路、Ｃａｐ・・・・・・コンデンサ
。 第１図第２図
Claims (1)
- １ 第１の入力信号と第２の入力信号とが印加されるＮ
ＯＲ回路と、上記第１の入力信号と上記ＮＯＲ回路の出
力信号とが印加される第１のＮＡＮＤ回路と、上記第２
の入力信号と上記ＮＯＲ回路の上記出力信号とが印加さ
れる第２のＮＡＮＤ回路と、そのセツト入力端子に上記
第１のＮＡＮＤ回路の入力信号が印加されそのリセツト
端子に上記第２のＮＡＮＤ回路の出力信号が印加される
セツト・リセツト型フリツプフロツプとを具備し、上記
セツト・リセツトフリツプフロツプの出力端子より上記
第１と第２の入力信号の差の周波数の出力信号を得るこ
とを特徴とするデイジタルミキサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51146510A JPS6041485B2 (ja) | 1976-12-08 | 1976-12-08 | デイジタルミキサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51146510A JPS6041485B2 (ja) | 1976-12-08 | 1976-12-08 | デイジタルミキサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5371555A JPS5371555A (en) | 1978-06-26 |
| JPS6041485B2 true JPS6041485B2 (ja) | 1985-09-17 |
Family
ID=15409254
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51146510A Expired JPS6041485B2 (ja) | 1976-12-08 | 1976-12-08 | デイジタルミキサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6041485B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5857176U (ja) * | 1981-10-13 | 1983-04-18 | ソニー株式会社 | 周波数差の弁別回路 |
-
1976
- 1976-12-08 JP JP51146510A patent/JPS6041485B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5371555A (en) | 1978-06-26 |
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