JPS6041767B2 - 命令実行方式 - Google Patents
命令実行方式Info
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- JPS6041767B2 JPS6041767B2 JP7281378A JP7281378A JPS6041767B2 JP S6041767 B2 JPS6041767 B2 JP S6041767B2 JP 7281378 A JP7281378 A JP 7281378A JP 7281378 A JP7281378 A JP 7281378A JP S6041767 B2 JPS6041767 B2 JP S6041767B2
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- Japan
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- instruction
- bus
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- 238000000034 method Methods 0.000 title claims description 6
- 238000001514 detection method Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 238000011161 development Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000012423 maintenance Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 238000011895 specific detection Methods 0.000 description 1
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- Executing Machine-Instructions (AREA)
Description
【発明の詳細な説明】
本発明はマイクロプロセサシステムの命令実行方式に
関するものである。
関するものである。
一般に、マイクロプロセサシステムの開発においては
、ＬＳＩ技術の向上により、メモリ、ｃｐｕなどハード
ウェアの集積化、低価格化が進み、開発費に占めるメン
テナンスを含めたソフトウェア費用の割合が増大してい
る。
、ＬＳＩ技術の向上により、メモリ、ｃｐｕなどハード
ウェアの集積化、低価格化が進み、開発費に占めるメン
テナンスを含めたソフトウェア費用の割合が増大してい
る。
このような背景から、プログラム構成の簡略化、あるい
は、限られたＣ凹機能、メモリ容量でより高度の機能を
持たせる必要がある。この場合、プロセサの構成、命令
実行方式などは、メーカのプロセス設計時に決まつてし
まつており、ユーザ側て変更することはほとんど不可能
てあつた。第１図は従来方式のブロック図であり、Ｃｐ
ｕｌはアドレスバス７を介してプログラムメモリ２と接
続し、プログラムメモリ２の信号はインストラクション
バス８を介してｃｐｕｌに接続される。９はＩ／０ポー
トである。
は、限られたＣ凹機能、メモリ容量でより高度の機能を
持たせる必要がある。この場合、プロセサの構成、命令
実行方式などは、メーカのプロセス設計時に決まつてし
まつており、ユーザ側て変更することはほとんど不可能
てあつた。第１図は従来方式のブロック図であり、Ｃｐ
ｕｌはアドレスバス７を介してプログラムメモリ２と接
続し、プログラムメモリ２の信号はインストラクション
バス８を介してｃｐｕｌに接続される。９はＩ／０ポー
トである。
ここではメモリ２から出力されたインストラクション（
ｉＮＳＴ）がそのままインストラクションバス８を通し
てＣｐｕｌに取り込まれ、その命令が実行されている。
本発明はかかる不都合をなくし、ユーザ側で命令実行
方式に追加機能を付加し、プログラムの簡略化、見やす
さを改善しつつ、プログラム容量の減少をはかることを
目的としている。
ｉＮＳＴ）がそのままインストラクションバス８を通し
てＣｐｕｌに取り込まれ、その命令が実行されている。
本発明はかかる不都合をなくし、ユーザ側で命令実行
方式に追加機能を付加し、プログラムの簡略化、見やす
さを改善しつつ、プログラム容量の減少をはかることを
目的としている。
本発明の一実施例である第２図とともに説明する。
なお、ここでは、特定命令としてＬＡｉ命令（アキュム
レータに、命令のオペランド部で示された直接数値をロ
ードする）を想定し、その命令フォーマットを第４図に
示す。第２図において１はｃｐ男 ２はプログラムメモ
リ、３はインストラクション切替部であり、ｃｐｕｌで
実行すべき命令をプログラムメモリの内容とするか、命
令レジスタ６の内容とするかを選択する。４はインスト
ラクションバス８の上位４ビット （命令コード）１２
を保持するラッチ回路で、ｃｐｕからのセットパルス１
６でセットされる。
レータに、命令のオペランド部で示された直接数値をロ
ードする）を想定し、その命令フォーマットを第４図に
示す。第２図において１はｃｐ男 ２はプログラムメモ
リ、３はインストラクション切替部であり、ｃｐｕｌで
実行すべき命令をプログラムメモリの内容とするか、命
令レジスタ６の内容とするかを選択する。４はインスト
ラクションバス８の上位４ビット （命令コード）１２
を保持するラッチ回路で、ｃｐｕからのセットパルス１
６でセットされる。
５はインストラクション切替信号を作るＤ−フリップフ
ロップ、６はＮＯＰ命令（ノーオペレーシヨン）をセッ
トしておく命令セットレジスタ、７はアドレスバス、８
はインストラクションバス、９はＩ／０ポート、１０は
インバータ、１１はＡＮＤゲート、１２はインストラク
ションバス８の上位４ビット （命令コード）、１３は
ｃｐｕｌの１命令に１パルス出力されるｃｐｕ同期クロ
ック、１４は特定命令（ＬＡｉ命令）検出信号であり、
ＬＡｉ命令コード（４）１１０）がラッチ回路４にセッ
トされた時に、ゲート１０，１１により０Ｎとなり、Ｄ
−フリップフロップ５のＤ入力とクリア入力に接続され
ている。
ロップ、６はＮＯＰ命令（ノーオペレーシヨン）をセッ
トしておく命令セットレジスタ、７はアドレスバス、８
はインストラクションバス、９はＩ／０ポート、１０は
インバータ、１１はＡＮＤゲート、１２はインストラク
ションバス８の上位４ビット （命令コード）、１３は
ｃｐｕｌの１命令に１パルス出力されるｃｐｕ同期クロ
ック、１４は特定命令（ＬＡｉ命令）検出信号であり、
ＬＡｉ命令コード（４）１１０）がラッチ回路４にセッ
トされた時に、ゲート１０，１１により０Ｎとなり、Ｄ
−フリップフロップ５のＤ入力とクリア入力に接続され
ている。
１５はＣｐｕクロック１３と特定命令検出信号１４によ
り作られるインストラクシヨン切替信号で、その様子は
、第３図のタイミングチャートで示す。
り作られるインストラクシヨン切替信号で、その様子は
、第３図のタイミングチャートで示す。
１６はインストラクシヨンバスに正しいインストラクシ
ヨンが出力されている時に、インストラクシヨンバスの
上位４ビット（命令コード）をラッチ回路４にセットさ
せるためのラッチセット信号である。
ヨンが出力されている時に、インストラクシヨンバスの
上位４ビット（命令コード）をラッチ回路４にセットさ
せるためのラッチセット信号である。
以下に本発明の動作を第２図および第３図に従つて説明
する。
する。
通常のＣｐｕのＲＬｌＮ状態では、前記したように、メ
モリ２から出力されたインストラクシヨン（ＩＮＳＴ）
が、そのままインストラクシヨンバス８を通して、Ｃｐ
ｕｌに取り込まれ、その命令が実行されている。ここで
、第３図ａのようなＬＡｉ命令が２つ連続してあるよう
なプログラムを実行する場合、まず１ＮＳＴ１（ＬＡｉ
／１）が、インストラクシヨンバス８に出力され、ラッ
チセット信号１６により、ラッチ回路４にＬＡｉ命令コ
ード（イ）１１０）がセットされると、特定命令検知と
判断し、信号１４は間Ｎとなる。但し、この時は、まだ
信号１５は闇ＦＦのままなのでインストラクシヨン切替
部３により、プログラムメモリの内容が選択され、ＩＮ
ＳＴｌは実行される。次に、ＩＮＳＴ２（ＬＡｉ／４）
がインストラクシヨンバスに出力され、ラッチセット信
号１６により、ラッチ回路４にＬＡｉ命令コード（イ）
１１０）がセットされると、特定命令検知と判断し、信
号１４は、さらに閘Ｎ状態を保つ。しかし、この時は切
替信号１５がＣｐｕクロック１３１（第３図ｂ）で、既
に０Ｎとなつているので、インストラクシヨン切替部３
により、命令セットレジスタの内容（ＮＯＰ命令）が選
択され、それがＣｐｕに取り込まれ、ＩＮＳＴ２は実行
されない。次に、ＩＮＳＴ３（ＡＤＤ）が、インストラ
クシヨンバスに出力され、ラッチセット信号１６により
、ラッチ回路４にＡＤＤ命令コードがセットされると、
特定命令不検知と判断し、信号１４は０ＦＦとなり、Ｄ
−フリップフロップはクリアされ、切替信号１５は、０
ＦＦとなり、インストラクシヨン切替部３によりプログ
ラムメモリの内容が選択され、ＣｐｕへはＩＮＳＴ３が
取込まれ実行される。なお、ジャンプ命令などにより、
プログラムの他のルーチンから、直接１ＮＳＴ２に実行
が移つてきた場合は、第３図ＣのようにＩＮＳＴ２（Ｌ
Ａｉ／４）の命令コード（イ）１１０）がラッチ回路４
にセットされると、特定検出信号１４が０Ｎとなり、（
この時はまだ、切替信号１５は０ＦＦ状態なのでＩＮＳ
Ｔ２は実行される。
モリ２から出力されたインストラクシヨン（ＩＮＳＴ）
が、そのままインストラクシヨンバス８を通して、Ｃｐ
ｕｌに取り込まれ、その命令が実行されている。ここで
、第３図ａのようなＬＡｉ命令が２つ連続してあるよう
なプログラムを実行する場合、まず１ＮＳＴ１（ＬＡｉ
／１）が、インストラクシヨンバス８に出力され、ラッ
チセット信号１６により、ラッチ回路４にＬＡｉ命令コ
ード（イ）１１０）がセットされると、特定命令検知と
判断し、信号１４は間Ｎとなる。但し、この時は、まだ
信号１５は闇ＦＦのままなのでインストラクシヨン切替
部３により、プログラムメモリの内容が選択され、ＩＮ
ＳＴｌは実行される。次に、ＩＮＳＴ２（ＬＡｉ／４）
がインストラクシヨンバスに出力され、ラッチセット信
号１６により、ラッチ回路４にＬＡｉ命令コード（イ）
１１０）がセットされると、特定命令検知と判断し、信
号１４は、さらに閘Ｎ状態を保つ。しかし、この時は切
替信号１５がＣｐｕクロック１３１（第３図ｂ）で、既
に０Ｎとなつているので、インストラクシヨン切替部３
により、命令セットレジスタの内容（ＮＯＰ命令）が選
択され、それがＣｐｕに取り込まれ、ＩＮＳＴ２は実行
されない。次に、ＩＮＳＴ３（ＡＤＤ）が、インストラ
クシヨンバスに出力され、ラッチセット信号１６により
、ラッチ回路４にＡＤＤ命令コードがセットされると、
特定命令不検知と判断し、信号１４は０ＦＦとなり、Ｄ
−フリップフロップはクリアされ、切替信号１５は、０
ＦＦとなり、インストラクシヨン切替部３によりプログ
ラムメモリの内容が選択され、ＣｐｕへはＩＮＳＴ３が
取込まれ実行される。なお、ジャンプ命令などにより、
プログラムの他のルーチンから、直接１ＮＳＴ２に実行
が移つてきた場合は、第３図ＣのようにＩＮＳＴ２（Ｌ
Ａｉ／４）の命令コード（イ）１１０）がラッチ回路４
にセットされると、特定検出信号１４が０Ｎとなり、（
この時はまだ、切替信号１５は０ＦＦ状態なのでＩＮＳ
Ｔ２は実行される。
）次のＣｐｕクロック１３２で切替信号１５が、０Ｎと
なるが、次のＩＮＳＴ３（ＡＤＤ）の命令コードがラッ
チ回路４にセットされると、特定命令検出信号１４が０
ＦＦとなり、同時にＤ−フリップフロップ５がクリアさ
れ、切替信号１５が再び０ＦＦとなるため、Ｃｐｕの命
令取込時は、切替部３はプログラムメモリ側に切り替つ
ているため、ＩＮＳＴ３（ＡＤＤ）が取り込まれ、実行
される。なお命令コードは、ラッチセット信号１６の０
Ｎ期間にセットされ、またＣｐｕは、ラッチセット信号
１６の立ち下がりで命令を取り込む。以上述べたように
、本発明により既製のプロセサの機能に制限されること
なく、各々のアプリケーションに応じて、特定命令を決
めることにより、システムの機能アップを図ることが可
能である。
なるが、次のＩＮＳＴ３（ＡＤＤ）の命令コードがラッ
チ回路４にセットされると、特定命令検出信号１４が０
ＦＦとなり、同時にＤ−フリップフロップ５がクリアさ
れ、切替信号１５が再び０ＦＦとなるため、Ｃｐｕの命
令取込時は、切替部３はプログラムメモリ側に切り替つ
ているため、ＩＮＳＴ３（ＡＤＤ）が取り込まれ、実行
される。なお命令コードは、ラッチセット信号１６の０
Ｎ期間にセットされ、またＣｐｕは、ラッチセット信号
１６の立ち下がりで命令を取り込む。以上述べたように
、本発明により既製のプロセサの機能に制限されること
なく、各々のアプリケーションに応じて、特定命令を決
めることにより、システムの機能アップを図ることが可
能である。
具体的に云えば、上述のようにＬＡｊ命令を特定命令に
指定することにより、第５図の例に示したようにプログ
ラム容量が、半減し、また見やすいプログラム構成とな
る。これにより、全体のプログラム容量の削減が、図れ
るとともに、また同一容量で、より多くの処理が行なえ
る。さらにデ・バッグ、仕様変更も含めたソフトウェア
開発の効率化が実現できる。
指定することにより、第５図の例に示したようにプログ
ラム容量が、半減し、また見やすいプログラム構成とな
る。これにより、全体のプログラム容量の削減が、図れ
るとともに、また同一容量で、より多くの処理が行なえ
る。さらにデ・バッグ、仕様変更も含めたソフトウェア
開発の効率化が実現できる。
第１図はマイクロプロセサシステムの従来例を示すブロ
ック図、第２図は本発明の一実施例を示・すブロック図
、第３図はタイミングチャート、第４図はＬＡｉ命令の
命令フォーマット、第５図はプログラムを示す。 １・・・・・・ＣｐＵｌ２・・・・・・プログラムメモ
リ、３・・・インストラクシヨン切替部、４・・・・・
命令コードの）ラッチ回路、５・・・・・・Ｄ−フリッ
プフロップ、６・・・・・・命令セットレジスタ、７・
・・・・アドレスバス、８・・・・インストラクシヨン
バス、９・・・・Ｉ／０ボート、１０・・・・・・イン
バータ、１１・・・・・・．ＡＮＤゲート、１２・・・
・・・インストラクシヨンバスの上位４ビツト （命令
コード）、１３・・・・・・ＣｐＵクロック、１４・・
・・・・特定命令検出信号、１５・・・・・・インスト
ラクシヨン切替信号、１６・・・・・ラッチ回路へのセ
ット信号。
ック図、第２図は本発明の一実施例を示・すブロック図
、第３図はタイミングチャート、第４図はＬＡｉ命令の
命令フォーマット、第５図はプログラムを示す。 １・・・・・・ＣｐＵｌ２・・・・・・プログラムメモ
リ、３・・・インストラクシヨン切替部、４・・・・・
命令コードの）ラッチ回路、５・・・・・・Ｄ−フリッ
プフロップ、６・・・・・・命令セットレジスタ、７・
・・・・アドレスバス、８・・・・インストラクシヨン
バス、９・・・・Ｉ／０ボート、１０・・・・・・イン
バータ、１１・・・・・・．ＡＮＤゲート、１２・・・
・・・インストラクシヨンバスの上位４ビツト （命令
コード）、１３・・・・・・ＣｐＵクロック、１４・・
・・・・特定命令検出信号、１５・・・・・・インスト
ラクシヨン切替信号、１６・・・・・ラッチ回路へのセ
ット信号。
Claims (1)
- １ ｃｐｕと別個に外部にプログラムメモリを有し、前
記ｃｐｕとメモリの間を、アドレスバスとインストラク
ションバスで接続したマイクロプロセサシステムにおい
て、インストラクションバス上の命令コードをラッチす
るラッチ回路と、前記命令コードが特定命令コードかど
うかを判定する判定回路と、前記判定信号とｃｐｕクロ
ックにより特定命令をインストラクションバス上で禁止
する禁止信号を作る回路を具備し、前記特定命令が連続
する場合、最初の特定命令だけ実行し、以下に連続する
同一命令は無効とする命令実行方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7281378A JPS6041767B2 (ja) | 1978-06-15 | 1978-06-15 | 命令実行方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7281378A JPS6041767B2 (ja) | 1978-06-15 | 1978-06-15 | 命令実行方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54163641A JPS54163641A (en) | 1979-12-26 |
| JPS6041767B2 true JPS6041767B2 (ja) | 1985-09-18 |
Family
ID=13500214
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7281378A Expired JPS6041767B2 (ja) | 1978-06-15 | 1978-06-15 | 命令実行方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6041767B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56153447A (en) * | 1980-04-30 | 1981-11-27 | Nec Corp | Microprogram control device |
| JPS6032207B2 (ja) * | 1980-08-14 | 1985-07-26 | 株式会社東芝 | 分岐制御回路 |
-
1978
- 1978-06-15 JP JP7281378A patent/JPS6041767B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54163641A (en) | 1979-12-26 |
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