JPS6042869A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JPS6042869A
JPS6042869A JP59131194A JP13119484A JPS6042869A JP S6042869 A JPS6042869 A JP S6042869A JP 59131194 A JP59131194 A JP 59131194A JP 13119484 A JP13119484 A JP 13119484A JP S6042869 A JPS6042869 A JP S6042869A
Authority
JP
Japan
Prior art keywords
layer
conductivity type
substrate
manufacturing
well
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP59131194A
Other languages
English (en)
Other versions
JPH0646658B2 (ja
Inventor
グスターフ・シヨルズ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Standard Electric Corp
Original Assignee
International Standard Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Standard Electric Corp filed Critical International Standard Electric Corp
Publication of JPS6042869A publication Critical patent/JPS6042869A/ja
Publication of JPH0646658B2 publication Critical patent/JPH0646658B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K99/00—Subject matter not provided for in other groups of this subclass
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/60—Formation of materials, e.g. in the shape of layers or pillars of insulating materials
    • H10P14/69—Inorganic materials
    • H10P14/694—Inorganic materials composed of nitrides
    • H10P14/6943—Inorganic materials composed of nitrides containing silicon
    • H10P14/69433—Inorganic materials composed of nitrides containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/65—Lateral DMOS [LDMOS] FETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P32/00—Diffusion of dopants within, into or out of wafers, substrates or parts of devices
    • H10P32/10—Diffusion of dopants within, into or out of semiconductor bodies or layers
    • H10P32/14—Diffusion of dopants within, into or out of semiconductor bodies or layers within a single semiconductor body or layer in a solid phase; between different semiconductor bodies or layers, both in a solid phase
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P32/00—Diffusion of dopants within, into or out of wafers, substrates or parts of devices
    • H10P32/10—Diffusion of dopants within, into or out of semiconductor bodies or layers
    • H10P32/14—Diffusion of dopants within, into or out of semiconductor bodies or layers within a single semiconductor body or layer in a solid phase; between different semiconductor bodies or layers, both in a solid phase
    • H10P32/1404—Diffusion of dopants within, into or out of semiconductor bodies or layers within a single semiconductor body or layer in a solid phase; between different semiconductor bodies or layers, both in a solid phase using predeposition followed by drive-in of impurities into the semiconductor surface, e.g. predeposition from a gaseous phase
    • H10P32/1406—Diffusion of dopants within, into or out of semiconductor bodies or layers within a single semiconductor body or layer in a solid phase; between different semiconductor bodies or layers, both in a solid phase using predeposition followed by drive-in of impurities into the semiconductor surface, e.g. predeposition from a gaseous phase by ion implantation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P32/00—Diffusion of dopants within, into or out of wafers, substrates or parts of devices
    • H10P32/10—Diffusion of dopants within, into or out of semiconductor bodies or layers
    • H10P32/17—Diffusion of dopants within, into or out of semiconductor bodies or layers characterised by the semiconductor material
    • H10P32/171—Diffusion of dopants within, into or out of semiconductor bodies or layers characterised by the semiconductor material being group IV material
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P76/00—Manufacture or treatment of masks on semiconductor bodies, e.g. by lithography or photolithography
    • H10P76/40—Manufacture or treatment of masks on semiconductor bodies, e.g. by lithography or photolithography of masks comprising inorganic materials
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/082—Ion implantation FETs/COMs

Landscapes

  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Superconductors And Manufacturing Methods Therefor (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Element Separation (AREA)
  • Led Devices (AREA)
  • Bipolar Transistors (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Burglar Alarm Systems (AREA)
  • Glass Compositions (AREA)
  • Motor And Converter Starters (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の技術分野］ 本ｌｌ明は、少なくとも、ある導電型の不ｌ１１１物を
・）ＪＪＤ中の他の導電性型の部分にプレデポジション
おＪ、ひ拡散さ１！（ｆこに上記のある電導性型のウー
ｒルを形成りる第１の工程と、不純物の第“２のプレテ
ボシシ」ンおよび拡散を１テうことによりチト関するも
のである。
（発明の技術向背＠］ このような型式の方法は、ＩＥＥＥ　Ｌノｏｕｒｎａｌ
ｏｒ　５ｏｌｉｄ−８ｔａｔｑ　５ｉｒｃｕ目ｓ、Ｖｃ
ｉｌ、ＳＣ−，１１，Ｎｏ、　６．　［）ｅｃｅｍｌ＋
ｅｒ　１９７６、　ｐＤ８Ｑ９−ｆ３１７に掲載された
Ｊ　、　Ｄ　、　Ｐ　１ｕｕｕｌｌｅｒトＪ　、　Ｄ　
、　ＭＱｉｌｌｄｌ　との著によるＡ　〜１０１１０１
ｉｄｉｔｌ＋ｉｃ　２００−Ｖ　０ＭＯ８Ａｎａｌｏｇ
　５ｗ１ｔｃｌ＋に記されている。この文献では、上記
の型式の方法を高電圧Ｎブｔ・ネルＤ　Ｍ　ＯＳ　Ｉ−
ランジスタの製造過程に採用しており、ウェルおよび領
域の形成は基板を覆う酸化物膜に設置ノられた同一の開
孔を通して行なわれている。また、−ウェルと領域ど基
板とＩＪ、それぞれＰ−型、Ｎ＋型、Ｎ−型物・Ｕで形
成されている。ＤＭＯ８＋−ランジスタにおいてＩＪ、
Ｎ”ＭＩ或おＪ：ひＮ−基板１まそれぞれソースお上び
トレ、インとして使用される。そし−Ｃ上記文献に記さ
れているように、ドレインとソース間のパンチスルーを
防止するために、この両者は少なくとも２．５ミクロン
のｍ隔をおいて形成されていなければならない。このバ
ンチスルーが生しる頻度は比較的高い。
ｒ発明の目的］一 本発明の目的は、上記の型式の方法でありなか、ら、上
記のような＆ｌ洩が少なくともがなりの程度減少された
半導Ｉ４装ばの製造方法をＪｌｉ供することである。
［発明のａｔｔ凹］ 本発明で（、ｔ、この目的を達成リ−るために１．［記
チャネルゾーンを、少なくとも前記の第１拡敞の間は窒
化シリコンの島に覆われるポリシリコングー：・の下に
形成す゛るようにし、ている。
窒化シリニ゛１ントは非常にち密な構造を有するの（・
、１２０　（’）　’Ｃ′ｉｉの比較的＋１４温下、５
０ＢＳＩｌｉ１等の艮時間、窒＾隻の非油化性雰囲気下
で行われる第１拡散ツメ及はづ可能性のある好ましくな
い影響から、ポリシリ：１ンゲートを保護する。したが
って、Ｍ　Ｉ　Ｊｌｉ：敗中にポリシリコングー１〜に
穴（ｐｉｔ　）が生しること１．ｉ＜ｒ−い。その結東
、第２プレデボジシ」ンエｌ♀でＩＩＲり込まれる不純
物は、ポリシリコンγ−１・の下のソ〜ンに達しない。
したがって、こ０）Ｊ：うにして１造されたチＶネルの
艮ざに対して影Ｖそ及はりこと乙ない。
〔発明の実ＩＡ則１ 本発明の上述しに目的およびそれ以外目的やイの特徴に
ついで、１ス下に回向を参照して説明する。
第４図に示しＩこように、まず、Ｎ−一昼板１すなわら
Ｎ型物！４を非常に低濃度にド、−プした基板１を出発
物Ｕど−１や。そしてこのＵ板１の表面に）ｒ−ル１；
−化シリコン１ｉｌ１２を成長ざＵる。そして、マスク
３を、フィールド酸化９９３２層２上のいわゆる能動領
域部分に形成ツる。このマス２３は、次に行うエツチン
グでフィール１：鹸化シリコン層２の被覆されてシ１な
い部分が除去されるとぎに、フィールド鹸化シリコンｕ
２の鎖酸部分を保護スるためのマスクである。こうして
フィールド酸化シリコン層２の中に開孔４゛が形成さす
る。
第５図に示したように、給１に装−の上表面にゲート酸
化物どなる酸化シリコン層５を形成づる。
そして、酸化シリコン層５の上にポリシリコン層６を形
成する。
第６図に示したように、ポリシリコン層８のゲート部分
にマスク１を形成する。マスク７は、次に（ｊうエツチ
ングでポリシリコン−〇の？＆　ｒｄされていない部分
が除去されるとぎにこのゲート部分を保■する。
第７°図に示しｌＪように、）ｒ−ルド紬化シリ１；ン
層２上の能動鎖酸部分にフオ］・レタストマスク８を形
Ｉｉする。このフォトレジストマスク８は、次に行うエ
ツチングによって酸化シリコン層５のポリシリコン層６
でｈ１置されていない部分が貯去されるとＢ　ｔＪ、冒
−ルト鍍化シ１に１ンｌ１ｉＪ２の領域部５′ｉ′を腺
、１１ｆ！、ｌるためのマスクである。この過程Ｃ１・
ＩＮリシ１に１ンロ６　”ｃ被覆されたゲート耐化物５
か７１ｊ液さｊｌご、。このゲート酸化物５は、フィー
ル１蔽化シリ　に・雇２の中にある開孔９と１０を分−
シ（いる。
多１１８図に乃ｕ、　ｔ：二よう１こ、いわゆるＰ−マ
スク１１台、左ｍｌに漏る方のアーｒ−ルト鹸化シリコ
ン府２、および基板１上の開孔９の部分、およびポリシ
リロン藤６の一６１１分を覆うように形成する。このマ
ス、／１１ｉＪ、　、　Ｉに１次に行うＰ型物質たとえ
はボロンの７１．ノテホジションの間に基板１を保護す
るための乙の１゛あ先このプレデポジションは、図の矢
印１２の方向にｒΔシン注入法よるイオン注入をＩＴな
って、　Ｍ　１１２１の中の開孔１ｏの部分の下にＰ型
物質の薄い−１３をＪｌｊ成するものである。この局１
３１、Ｘ、ρ型ｆｔｎ”ＦのトａｒオンでＬ！！／進さ
れるのでプラス甲（六Ｉルア、、：　、、、このりは低
濃度ドーピング層−である。ここで）上目Ｊ　ｔ＜きこ
とは、このイオンン主人のトｈ）に、ポリシリコン層６
も、フィールド酪化シリ＝１＞層２の被覆されていない
８１Ｅ分も、ｈ！　ｌ１ｆｆｌ　１のυ）ｊＩＬｌｏの
部分とこの開孔の全表面のみにＰ型物質か注入されるた
めのマスクどして使用されていることである。このため
、マスク１１を、ポリシリコン層６を越えて広ける必要
はない。
第９図に示しＩこように、Ｐ型１８！Ｉ質の２違い層１
３を基板１に拡散Ｊる。これは、１２００”Ｃ等の比較
的高温下、５０時間等の長時間、窒素等の非す１的な舅
°囲気下で行われる。その結果、畝淵反１〜−ブのＰ−
ウェル１４が得られる。ウェル１４は、ゲート酸化物５
の下）５、フィールド鹸化シリ−〕〕・−２の下に横に
広がっている。
この拡散を行った後、ポリシリコン層６の中に穴１５お
よび１６が生じているがもしれない。これらの穴は、こ
のポリシリコン層・６を通って延ひ、下に横たわってい
るグー１〜廐化物５に達している。
１１０図に示したように、いわゆるＮ＋マスン１１を、
左側にある方のフィールド敞化シリコン廟２、お」：ひ
基板１の開孔９　、　ｊｊよひボリシリニ１ン層６の一
部分を覆うように形成する。このマスク１７は、主に次
に１１うリンなどＮ型物質を開孔１０を通してＵ（反１
にアレデポジションする際に、Ｕ板１台区護するための
らのである。この第２のプレ７−ポジション（Ｊ、図の
矢印１８で示した方向にイオン注入を１：ｉうしのであ
る。そして基板１の上表面の十にＮ潤物質のａｖい層１
９か形成される。しかし、穴１５かあるためにポリシリ
コン層６がＮ型１１に子の匪／、＞ｌンの陣皇どＧらな
いのＣ１このトＪ型物質の；ｉｌｌい層１９（１、基板
１の上表面の開孔１９の部分のみてむくケ−１・Ｉａ　
１１；　１１ｉＪ　５の下にも広かる。このＮ型物質の
訃い１Ｊｉ９１．ｊ、Ｎ型原子の陰イオンで製造される
のでマｒノスｊ−１号で示した。このＮ型物質の薄い層
１９（Ｊ尚ｉｒＪ庶１−ピング層である。
ここ（注目りパ′＼きことは、この、イン１ン）主人の
間に、ポリシリ−］ン層６もフィールド酸化シリコン１
Ｌｉ２の被覆されていない部分もマスクとして使用ざ１
しることである。このマスクは、大部分を例外どして、
Ｎ型物質か基板表面の開孔１０の部分にのみ注入ｆる」
：うにＪ−るためのものである。こうしてポリシリ二１
ンー６によって、１型物質の薄い層１３およびＮ型物質
の薄い層１０は確実にしルファシＣメン１−で注入され
る。、ザな１）ち、これらの肩は正確に同じ開孔１０の
中に形成されるのである。
第１１図に示したように、Ｎ型物質の；Ｗい層１９の上
記Ｐ−ウェル１４／＼の拡散を前記ど同様に行う。
ぞの結果、Ｎ＋領域２０が得られる。このＮ＋ｆ貢域２
０は、穴１５より注入されたイン１ンに」、−）で、Ｔ
７　ｒ−ルＩＪＭ化シリコン層２の下とグー１〜廐化物
５の下に広がり、「）−ウェル１４の１ｊユ界に遅して
いる。
こうして、Ｎ”Ｂｕｌ！２０とウェル１４との間のヂｔ
’ネル艮は縮小、し、ゼロになっている。Ｎ＋鎮トシ￥
２０と口板１はそれぞれＤＭＯＳトランシスクのソース
および］−レインどして使用されるので、このようにル
ー洩によってソースとドレインが接触しているＩＩで（
ｉトレインは明らかに作用しない。
また、ＰＭＯ８ｌ・ランジスタを製迅する場合は、第１
２図および第１３図に示したようにしてその製造を行な
うことができる。以下これについて曲単に説明する。
まず、上述の装造工（♀にわ°Ｃいて１１）最初の上狛
造工１９で、鶴脳の上にＰ＋マスク２１を形成する（、
　ａ！　１２図）。このマスク２１は主に開孔１０を１
！護りる。、この後、矢印２２で示したようにＰ型物質
を１用孔９に注入゛りる。こうして、プラス符号で示し
たＰ　Ｍ　ｊａ　ｉｔの薄い層２３がＵ仮１の表面の下
に形成される。しかし穴１ＧがあるためにこのＰ型物質
のｉＷ　Ｌ’　ｆｉＪ　２３はｕ　＋ａ　ｉの開孔９の
中だけでなくゲート鈷化物５の下にも広がっている。
追加の第２の主製造工程では、第１０図に示した」−う
にＰ型物質の薄い層２３を鉦根１の中に拡散づる。その
結果、Ｐ１領１ｉ１２４が１９られる。Ｐ１領Ｉ我２４
は、フイ・−ルド融化シリコン層２の下とゲート鎗化物
５の下に横方向に広がり、ぞこでＰ−ウェル１４の境界
に達する。こうして穴１６による漏洩／Ｉ（あると、Ｐ
　’　ＦＪＩ　ｌａ　２４とウェル１４との間のチャネ
ルソーン艮か短縮ざ１１てゼロになる　ｐ　＋″領域２
４どつエル＋４１Ｊ、、　ｐＮｉｏｓ　ｌ・ランジスタ
のソースとトレインとじＣ１史用されるものなので、こ
のような漏洩ににつで両省が接触している仙ばではトレ
イン１ｊ明らかに作用しない。
本発明に係る製造り法では、Ｎ１領域２０とｘ−−ｍ板
１との間等に前記の漏洩が生じることを避けるために、
第９図に示したＰ型物質の拡散の開始前に、酸化シリコ
ン層２５を装置の上表面に形成し、ざらにこの酸化シリ
コン層２５の−Ｌに第１図が示すよう４Ｍ化シリコン層
２６を形成する。このようにすると、ポリシリコン噛６
が、拡散にＪ、る望ましくない彰−から保護されるので
、ポリシリコン層６に穴が生しない：その結果、前記第
１０口に対応する工程の終了後において、給２図か示゛
すように囮１９は開孔１０を越えて広がることはない。
したかっ−Ｃ，第３図に示した次に行う拡散の工程で、
Ｎ＋偵域２０どＮ−−７１４４し１どの間に漏洩２δが
生じることはなく、この領域およびＵ板をそれぞれソー
スおよびドレインどし゛（使用−りる０Ｎ１０Ｓトラン
ジスタのソース、トレインの間にｂ沃ｄ洩は生じない。
上記の製造方法は、それぞれの方向に対して３００ｖの
電圧をブロックできる高電圧両方向性ルリ御スイッチの
Ｉｎや、ｒ　Ｅ　Ｅ　Ｅ　ｒ　ｎｔｃｒｎａｔｉｏｎａ
ｌＳ　ｏｌｉｄ−−Ｓ　Ｌａｔｅ　Ｃｉｌ’ｃｔ３ｉｔ
ｓ　Ｃ０１ｌ’ｒｅｖ（！ｎＱｅ［）ｉｊｅｓｔ　ｏｒ
　Ｐａｐｅｒｓ　、Ｎ、Ｙ、ＬＩＳＡ　１８−２０　１
９８１．２月、１１ｒ１．２３８〜２３９に揚収されＬ
’ｖＶ　、　Ｉｔ　、　Ａ　、　Ｍ　ａｔｔｌ＋ｅｕｓ
著の４００Ｖｓ　’＋ＶｉＣｌ１８Ｓ　ｒｏｒ　３　ｕ
ｌ＋５ｃｒｉｂｅｒ　Ｌ　ｉｎｅ　１　ｎｔｅｒ　−ｒ
ａｃＯに記さｉＬ　／こ一般の型のスイッチの製造に使
用され、；６１足−４’　／・、き結果が得られた。
以上、本発明の原理を上記の特定の装置に関しで説明し
たが、上記の説明は〜実Ｍ例を述べたに過き４°、本発
明の範囲を限定するものでけむい。
４１面の一ψｂ説明 第１図乃至第３図は本発明に係る半導体装置の！ｆ’Ｊ
　Ｊ’１７５法を説明ｆるための半導体ａｊＮ置の断面
模式図τあり、第４図１５至第１１図はＯＮ＝ｌ　ＯＳ
　＋・ランシスシの製造方法をＮ１明するための半導体
装置の８１１面し１式１１第１．２０および第１３図は
Ｐ　Ｍ　ＯＳトランジスタのｖに＾右方法説明するため
の半導体装ｌ１７めＷ；面（ム＞　′ＸＬ３’ｒある。
１・・’ＭＩｆｉ、２・・・フィールド融化シリコン層
、３・・・′マスク、５・・・ケート融化物、６・・・
ポリシリコン層、７・・・マスク、８・・・フォ！・レ
ジストマスク、９．１０・・・開孔、１１・・・Ｐ−マ
スク、１３・・・Ｐ型物質の薄い層、１４・・・ウェル
へ、１５．１６・・・穴、１７・・・Ｎ　＋マスク、１
９・・・Ｎ型物質のａい層、２ｏ・・・Ｎ＋領領域２１
・・・Ｐ＋マスク、２３・・・Ｐ型ｖＪＪ賀の薄い層、
２４・・・叡Ｐ＋領域、２５・・・酸化シリコン層、２
６・・・窒化シリコン層。
出願人代理人　弁理士　鈴汀武ｒ

Claims (7)

    【特許請求の範囲】
  1. （１）ｍｌの導電型−の基板の上にポリシリコンクーｌ
    −を形成りる工程ど、 上記基（反に第２の導電型物質の第１プレテボジシ」ン
    を行う工程と、 上記基板中に上記第２の導電型のウェルか形成さ４する
    」、うに、Ｖ記基板中に上記第２の導電型物°日の第１
    ｊ広敞を行う工程と、 上記口１＋、？　ｌこ不純物の第２プレデポジシヨンお
    Ｊ、ひ第２　Ｉ１７：　駁をｆ７なって、上記ポリシリ
    コンゲートの下に形成さ口るチ１１ネルゾーンににって
    上記つ１ルのｊＪｌ界と隔Ｃられた領域を形成する工程
    と、少ｂ　りどし上記の第１拡散の間はポリシリコン′
    ｆ−１を窒化シリ−］コンで被１！ケる工程とからなる
    ことを特敞どする半導体Ｓ！ｉ装置のＩＩ！造方法。
  2. （２）　」−記の第１拡散を窒素雰囲気下で行なう特ム
    ′［請求の範囲第１頂記級の製造方法。
  3. （３）　上記基板を酸化物層て預い、その鹸化物層に開
    孔を設け、この開孔を通して上記ウ−［ルを形成し、さ
    らにこの開孔を通し、て上記領域を上記ウェルの中に形
    成して、上記Ｕ仮をｅｉｈの１・しｒンとし、゛この形
    成した領域をｌのソースとりる′ｖｉ許晶求の範囲第１
    項記載の’ＪＡ造方法。
  4. （４）　上記第１の導電型物質がＮ型物質であり、上記
    第２の導電型物質がＰ型物質である特８′１品求の範囲
    第１項記載の製造方法。
  5. （５）　上記Ｕ仮を鹸化物層でｖＮい、その鹸化物層に
    第１の開孔を設け−Ｃその開孔を通して装置のトレイン
    となるウェルを形成し、さらにぞの鹸化物口に第２の開
    孔を設けてその第２の開孔を使用し′Ｃ装置のソースど
    なる領域を形成する特許請求の範囲第１項記載の製造方
    法。
  6. （６）・上記第２の導電型物質おＪ：ひ上記不ηロ物が
    Ｐ型物質である特許請求の範囲第５項記載のＩ°１造方
    法。
  7. （７）　第１のプレデポジションを−（′Ａン江入法て
    行うＶ１訂請求の範囲第１墳記収の製）ｂ方）人。
JP59131194A 1983-06-27 1984-06-27 半導体装置の製造方法 Expired - Lifetime JPH0646658B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
BE260137 1983-06-27
BE2/60137A BE897139A (nl) 1983-06-27 1983-06-27 Proces voor het maken van een halfgeleider-inrichting en inrichting hierdoor verkregen

Publications (2)

Publication Number Publication Date
JPS6042869A true JPS6042869A (ja) 1985-03-07
JPH0646658B2 JPH0646658B2 (ja) 1994-06-15

Family

ID=3865640

Family Applications (1)

Application Number Title Priority Date Filing Date
JP59131194A Expired - Lifetime JPH0646658B2 (ja) 1983-06-27 1984-06-27 半導体装置の製造方法

Country Status (19)

Country Link
US (1) US4626293A (ja)
EP (1) EP0133204B1 (ja)
JP (1) JPH0646658B2 (ja)
KR (1) KR850000786A (ja)
AT (1) ATE29625T1 (ja)
AU (1) AU570692B2 (ja)
BE (1) BE897139A (ja)
BR (1) BR8402888A (ja)
CA (1) CA1223975A (ja)
DD (1) DD223018A5 (ja)
DE (1) DE3466132D1 (ja)
ES (1) ES8604369A1 (ja)
HU (1) HUT37690A (ja)
PH (1) PH20860A (ja)
PT (1) PT78788B (ja)
RO (1) RO91547B (ja)
TR (1) TR21961A (ja)
YU (1) YU111284A (ja)
ZA (1) ZA844513B (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5931336A (en) * 1996-05-31 1999-08-03 Nissan Motor Co., Ltd. Receptacle

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1987004548A1 (en) * 1986-01-22 1987-07-30 Hughes Aircraft Company Optical analog data processing systems for handling bipolar and complex data
JPH0812918B2 (ja) * 1986-03-28 1996-02-07 株式会社東芝 半導体装置の製造方法
JP2604777B2 (ja) * 1988-01-18 1997-04-30 松下電工株式会社 二重拡散型電界効果半導体装置の製法
CH677558A5 (en) * 1988-11-28 1991-05-31 Asea Brown Boveri Deep PN junction mfr. for power thyristor - has oxide layer applied to surface of substrate during diffusion process for doping material
US5668026A (en) * 1996-03-06 1997-09-16 Megamos Corporation DMOS fabrication process implemented with reduced number of masks
JP3111947B2 (ja) * 1997-10-28 2000-11-27 日本電気株式会社 半導体装置、その製造方法
JP3487844B1 (ja) * 2002-06-14 2004-01-19 沖電気工業株式会社 Ｌｄｍｏｓ型半導体装置の製造方法
US8821141B2 (en) 2011-06-23 2014-09-02 Wright Flow Technologies Limited Positive displacement rotary pumps with improved cooling

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS52143759A (en) * 1976-05-26 1977-11-30 Hitachi Ltd Impurity diffusion method for semiconductor wafers
JPS5533037A (en) * 1978-08-28 1980-03-08 Nec Corp Manufacture of semiconductor device
JPS5556663A (en) * 1978-10-23 1980-04-25 Nec Corp Insulating-gate type field-effect transistor
JPS57170570A (en) * 1981-04-15 1982-10-20 Toshiba Corp Field effect transistor

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3919008A (en) * 1970-12-02 1975-11-11 Hitachi Ltd Method of manufacturing MOS type semiconductor devices
US3895390A (en) * 1972-11-24 1975-07-15 Signetics Corp Metal oxide semiconductor structure and method using ion implantation
US3996655A (en) * 1973-12-14 1976-12-14 Texas Instruments Incorporated Processes of forming insulated gate field effect transistors with channel lengths of one micron in integrated circuits with component isolated and product
US3909320A (en) * 1973-12-26 1975-09-30 Signetics Corp Method for forming MOS structure using double diffusion
US4038107B1 (en) * 1975-12-03 1995-04-18 Samsung Semiconductor Tele Method for making transistor structures
US4179312A (en) * 1977-12-08 1979-12-18 International Business Machines Corporation Formation of epitaxial layers doped with conductivity-determining impurities by ion deposition
DE2802838A1 (de) * 1978-01-23 1979-08-16 Siemens Ag Mis-feldeffekttransistor mit kurzer kanallaenge
US4199774A (en) * 1978-09-18 1980-04-22 The Board Of Trustees Of The Leland Stanford Junior University Monolithic semiconductor switching device
DE2947350A1 (de) * 1979-11-23 1981-05-27 Siemens AG, 1000 Berlin und 8000 München Verfahren zum herstellen von mnos-speichertransistoren mit sehr kurzer kanallaenge in silizium-gate-technologie
US4344081A (en) * 1980-04-14 1982-08-10 Supertex, Inc. Combined DMOS and a vertical bipolar transistor device and fabrication method therefor
GB2100507A (en) * 1981-06-17 1982-12-22 Philips Electronic Associated Method of making a vertical igfet
JPH0635272B2 (ja) * 1988-04-04 1994-05-11 日産車体株式会社 ステアリング支持装置
GB9120299D0 (en) * 1991-09-24 1991-11-06 Latchways Ltd Load attachment system, and parts fittings therefor

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS52143759A (en) * 1976-05-26 1977-11-30 Hitachi Ltd Impurity diffusion method for semiconductor wafers
JPS5533037A (en) * 1978-08-28 1980-03-08 Nec Corp Manufacture of semiconductor device
JPS5556663A (en) * 1978-10-23 1980-04-25 Nec Corp Insulating-gate type field-effect transistor
JPS57170570A (en) * 1981-04-15 1982-10-20 Toshiba Corp Field effect transistor

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5931336A (en) * 1996-05-31 1999-08-03 Nissan Motor Co., Ltd. Receptacle

Also Published As

Publication number Publication date
RO91547B (ro) 1987-05-01
JPH0646658B2 (ja) 1994-06-15
TR21961A (tr) 1985-12-10
ZA844513B (en) 1985-02-27
PT78788B (en) 1986-07-11
ES533752A0 (es) 1985-12-01
CA1223975A (en) 1987-07-07
HUT37690A (en) 1986-01-23
RO91547A (ro) 1987-04-30
AU570692B2 (en) 1988-03-24
ES8604369A1 (es) 1985-12-01
ATE29625T1 (de) 1987-09-15
EP0133204A1 (de) 1985-02-20
BE897139A (nl) 1983-12-27
DE3466132D1 (en) 1987-10-15
BR8402888A (pt) 1985-05-21
YU111284A (en) 1988-02-29
DD223018A5 (de) 1985-05-29
EP0133204B1 (de) 1987-09-09
PT78788A (en) 1984-07-01
PH20860A (en) 1987-05-19
KR850000786A (ko) 1985-03-09
US4626293A (en) 1986-12-02
AU2982884A (en) 1985-01-03

Similar Documents

Publication Publication Date Title
US4063967A (en) Method of producing a doped zone of one conductivity type in a semiconductor body utilizing an ion-implanted polycrystalline dopant source
DE2654482A1 (de) Verfahren zum herstellen eines halbleiterbauelementes
JPS6042869A (ja) 半導体装置の製造方法
JPS62298120A (ja) 半導体装置およびその製造方法
CN109643646A (zh) 半导体装置的制造方法
JPS61252645A (ja) 半導体装置の製造方法
US5179030A (en) Method of fabricating a buried zener diode simultaneously with other semiconductor devices
JPH01303727A (ja) 不純物ゲッタリング方法
JPS61216320A (ja) 半導体装置の製法
JPS6327063A (ja) 半導体装置の製造方法
JPH0361335B2 (ja)
KR100217899B1 (ko) 반도체 소자의 트랜지스터 제조 방법
JPS61284961A (ja) 半導体装置
JP2774535B2 (ja) 半導体装置の製造方法
JPS5893334A (ja) 珪素半導体装置の製造方法
JPS60198813A (ja) 半導体への不純物拡散法
JPS60106125A (ja) 半導体装置の製造方法
KR960002087B1 (ko) 고 에너지 이온주입을 이용한 반도체 소자의 소오스/드레인 접합 형성방법
JPH0254523A (ja) 半導体装置及びその製造方法
JPS6185851A (ja) 半導体装置
JPS61198746A (ja) 半導体装置の製造方法
JPH02265238A (ja) シリコン基板にアルミニウム選択拡散層を形成する方法
JPH0256960A (ja) Ｍｏｓ型半導体記憶装置の製造方法
JPH02191357A (ja) 埋込み酸化膜の形成方法
JPS5821325A (ja) 半導体装置の製造方法