JPS61198746A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS61198746A JPS61198746A JP60039267A JP3926785A JPS61198746A JP S61198746 A JPS61198746 A JP S61198746A JP 60039267 A JP60039267 A JP 60039267A JP 3926785 A JP3926785 A JP 3926785A JP S61198746 A JPS61198746 A JP S61198746A
- Authority
- JP
- Japan
- Prior art keywords
- region
- substrate
- element isolating
- electron beams
- isolating region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
Landscapes
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置の製造方法に関し、特に素子分離技
術の改良に係る。
術の改良に係る。
従来、半導体装置の素子分離技術としては、例えばＰＮ
接合分離技術が知られている。しかし、このＰＮ接合分
離技術では不純物拡散を用いるため、素子分離領域の幅
が大きくなるという問題がある。
接合分離技術が知られている。しかし、このＰＮ接合分
離技術では不純物拡散を用いるため、素子分離領域の幅
が大きくなるという問題がある。
また、選択酸化技術も知られているが、いわゆるバーズ
ビークの発生等によりやはりｒ！１１１Ｉな素子分離領
域を形成するのが困難である。
ビークの発生等によりやはりｒ！１１１Ｉな素子分離領
域を形成するのが困難である。
更に、近年は半導体基板に溝を形成し、この溝内に絶縁
物を埋設するトレンチアイソレーションも行なわれるよ
うになっている。この方法では微細な素子分離領域を形
成することができるが、溝の加工及び溝内への絶縁物等
の埋設に長時間を要するという問題がある。
物を埋設するトレンチアイソレーションも行なわれるよ
うになっている。この方法では微細な素子分離領域を形
成することができるが、溝の加工及び溝内への絶縁物等
の埋設に長時間を要するという問題がある。
（発明の目的）
本発明は上記事情に鑑みてなされたものであり、微細な
素子分離領域を簡単に形成できる半導体装置の製造方法
を提供しようとするものである。
素子分離領域を簡単に形成できる半導体装置の製造方法
を提供しようとするものである。
（発明の概要）
本発明の半導体装置の製造方法は、半導体基板の表面に
多数の素子を形成した後、素子間の基板領域に選択的に
電子線を１Ｘ１０”ｃｍ’以上のドーズ量で照射し、高
抵抗の素子分離領域を形成することを特徴とするもので
ある。
多数の素子を形成した後、素子間の基板領域に選択的に
電子線を１Ｘ１０”ｃｍ’以上のドーズ量で照射し、高
抵抗の素子分離領域を形成することを特徴とするもので
ある。
すなわち、素子間の基板領域に電子線を照射すると、そ
の領域の基板シリコンは結晶構造が乱れる等して絶縁物
に近い高抵抗の領域となるため、その領域を素子分離領
域として利用することができる。本発明において、電子
線のドーズ量を１×１０１５ＩＪ４以上としたのは、次
のような理由による。つまり、シリコンに照射される電
子線のドーズ量と電子線が照射された領域の抵抗値とは
第２図に示すような関係を有し、１ＸｌＸ１０１Ｓ ゛
２未満のドーズ量では抵抗値がそれほど大きくならない
ので、電子線を照射してもその領域を素子分離領域とし
て利用することができないためである。ただし、電子線
が照射されて高抵抗となった領域は熱工程を受けると結
晶構造の乱れ等が徐々に緩和されるので、電子線の照射
による素子弁ＩａＩ！領域の形成工程は素子形成工程の
後に行なう必要がある。このような方法によれば、微細
な素子分離領域を短時間で形成することができる。
の領域の基板シリコンは結晶構造が乱れる等して絶縁物
に近い高抵抗の領域となるため、その領域を素子分離領
域として利用することができる。本発明において、電子
線のドーズ量を１×１０１５ＩＪ４以上としたのは、次
のような理由による。つまり、シリコンに照射される電
子線のドーズ量と電子線が照射された領域の抵抗値とは
第２図に示すような関係を有し、１ＸｌＸ１０１Ｓ ゛
２未満のドーズ量では抵抗値がそれほど大きくならない
ので、電子線を照射してもその領域を素子分離領域とし
て利用することができないためである。ただし、電子線
が照射されて高抵抗となった領域は熱工程を受けると結
晶構造の乱れ等が徐々に緩和されるので、電子線の照射
による素子弁ＩａＩ！領域の形成工程は素子形成工程の
後に行なう必要がある。このような方法によれば、微細
な素子分離領域を短時間で形成することができる。
〔発明の実施例〕
以下、本発明をＭＯＳ型半導体装置の製造に適用した実
施例を第１図（ａ）〜（Ｃ）を参照して説明する。
施例を第１図（ａ）〜（Ｃ）を参照して説明する。
まず、Ｐ型シリコン基板１表面にゲート酸化膜２を形成
した後、全面に不純物ドープ多結晶シリコン膜を堆積し
、パターニングしてグー１〜電極３を形成する（第１図
（ａ）図示）。次に、素子分離領域を覆う図示しないレ
ジストパターンを形成した後、このレジストパターン及
びゲート電極３をマスクとして例えばヒ素をイオン注入
し、アニールを行なうことによりＮ＋型ソース、ドレイ
ン領域４．５を形成してＭＯＳトランジスタを形成する
（同図（ｂ）図示）。次いで、前記レジストパターンを
除去した後、層間絶縁膜６を形成し、コンタクトホール
を開孔した後、全面に例えばへ２膜を蒸着し、バターニ
ングして配線７を形成する。その後、ＭＯＳ ｌ−ラン
ジスタ間の基板１に選択的に電子線を加速エネルギー２
ＭｅＶ以上、ドーズ１１Ｘ１０１５ｃ！Ｒ４以上の条件
で照射する。
した後、全面に不純物ドープ多結晶シリコン膜を堆積し
、パターニングしてグー１〜電極３を形成する（第１図
（ａ）図示）。次に、素子分離領域を覆う図示しないレ
ジストパターンを形成した後、このレジストパターン及
びゲート電極３をマスクとして例えばヒ素をイオン注入
し、アニールを行なうことによりＮ＋型ソース、ドレイ
ン領域４．５を形成してＭＯＳトランジスタを形成する
（同図（ｂ）図示）。次いで、前記レジストパターンを
除去した後、層間絶縁膜６を形成し、コンタクトホール
を開孔した後、全面に例えばへ２膜を蒸着し、バターニ
ングして配線７を形成する。その後、ＭＯＳ ｌ−ラン
ジスタ間の基板１に選択的に電子線を加速エネルギー２
ＭｅＶ以上、ドーズ１１Ｘ１０１５ｃ！Ｒ４以上の条件
で照射する。
この結果、電子線が照射された領域にはシート抵抗１０
０００Ω／口以上の高抵抗の素子分離領域８が形成され
る（同図（Ｃ）図示）。
０００Ω／口以上の高抵抗の素子分離領域８が形成され
る（同図（Ｃ）図示）。
このような方法によれば、電子線を収束させる方法ある
いは電子線の回折による広がりの程度にもよるが、はぼ
マスクの寸法に近い寸法の極めて微細な素子分離領域８
を形成することができる。
いは電子線の回折による広がりの程度にもよるが、はぼ
マスクの寸法に近い寸法の極めて微細な素子分離領域８
を形成することができる。
また、素子分離領域８を形成するのに要する時間も使用
する装置によるが、パンデグラーフ型では約１０分の照
射時間でドーズ量を １×１０１５ＣＩ１１４程度とすることができ、製造時
間を極めて短時間とすることができる。
する装置によるが、パンデグラーフ型では約１０分の照
射時間でドーズ量を １×１０１５ＣＩ１１４程度とすることができ、製造時
間を極めて短時間とすることができる。
なお、上記実施例では本発明方法をＭＯＳ型半導体装置
の製造に適用した場合について述べたが、バイポーラ型
半導体装置等信の半導体装置の製造にも同様に適用でき
ることは勿論である。
の製造に適用した場合について述べたが、バイポーラ型
半導体装置等信の半導体装置の製造にも同様に適用でき
ることは勿論である。
以上詳述した如く本発明方法によれば、微細な素子分離
領域を短時間で形成することができ、ひいては半導体装
置の微細化を達成できる等顕著な効果を奏するものであ
る。
領域を短時間で形成することができ、ひいては半導体装
置の微細化を達成できる等顕著な効果を奏するものであ
る。
第１図（ａ）〜（Ｃ）は本発明の実施例におけるＭＯＳ
型半導体装置の製造方法を示す断面図、第２図は電子線
のドーズ量と電子線が照射された領域の抵抗値との関係
を示す線図である。 １・・・Ｐ型シリコン基板、２・・・ゲート酸化膜、３
・・・ゲート電極、４．５・・・Ｎ＋型ソース、ドレイ
ン領域、６・・・層間絶縁膜、７・・・配線、８・・・
素子分離領域。 出願人代理人 弁理士 鈴江武彦 第１図 第２図 Ｆ゛−ズ゛童（Ｃｍ−２）
型半導体装置の製造方法を示す断面図、第２図は電子線
のドーズ量と電子線が照射された領域の抵抗値との関係
を示す線図である。 １・・・Ｐ型シリコン基板、２・・・ゲート酸化膜、３
・・・ゲート電極、４．５・・・Ｎ＋型ソース、ドレイ
ン領域、６・・・層間絶縁膜、７・・・配線、８・・・
素子分離領域。 出願人代理人 弁理士 鈴江武彦 第１図 第２図 Ｆ゛−ズ゛童（Ｃｍ−２）
Claims (1)
- 【特許請求の範囲】 半導体基板の表面に多数の素子を形成した後、素子間の
基板領域に選択的に電子線を １×１０＾１＾５ｃｍ＾−＾２（以上のドーズ量で照射
し、高抵抗の素子分離領域を形成することを特徴とする
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60039267A JPS61198746A (ja) | 1985-02-28 | 1985-02-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60039267A JPS61198746A (ja) | 1985-02-28 | 1985-02-28 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61198746A true JPS61198746A (ja) | 1986-09-03 |
Family
ID=12548364
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60039267A Pending JPS61198746A (ja) | 1985-02-28 | 1985-02-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61198746A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2021190667A (ja) * | 2020-06-05 | 2021-12-13 | 信越半導体株式会社 | 高周波半導体装置の製造方法及び高周波半導体装置 |
-
1985
- 1985-02-28 JP JP60039267A patent/JPS61198746A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2021190667A (ja) * | 2020-06-05 | 2021-12-13 | 信越半導体株式会社 | 高周波半導体装置の製造方法及び高周波半導体装置 |
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