JPS604349A - 通信制御処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の技術分野 本発明はデータ通信方式における通信制御処理　′装置
に係υ、特に、ノードを経由せずに直接にループ伝送路
への接続を可能にした回線走査機構を備えた通信制御処
理装置に関する。

技術の背景 データ通信方式における伝送経路の多様化の１つの結果
として、構内ループ伝送路等のループ伝送路が実現され
ている。このループ伝送路の実現に伴い、これに接続さ
れる通信制御処理装置の伝送路への接続の簡単化が要望
される。

従来技術と問題点 従来の通信制御処理装置のループ伝送路への接続形態を
第１図に示す。同図において、１はループ伝送路の一部
、２はループ伝送路１に接続されたデータハイウェイ装
置（ノードとも称する）であって、回線対応に時分割に
制御される回線アダプタ３ｆ：備えている。４は回線接
続装置であって、同じく回線対応に時分割制御される回
線アダプタ５と回線アダゲタ５の入出力を巣分配する回
線共通部６とを備えている。回線アダプタ３および５は
複数のモデムケーブル７からなるモデムインクフェース
８によって接続されている。

９は通信制御処理装置であって、制御プログラムを内蔵
したメインメモリ１ｏと、この制御プログラムを実行す
る中央制御部１１と、ホスト１０セッザ１２．１３との
間での情報の転送制御を行う複数のチャネルアダプタ１
４と、中央制御部１１からの入出力命令の実行、文字の
組立・分解、および各種回線制御を行う複数の回線走査
機構１５を備えている。

上記の如く、従来の通信制御処理装置のループ伝送路へ
の接続方式は、ループ伝送路１を構成しているノード２
を経由し、このノード２と、通信制御処理装置９に接続
される回線接続装置４との間を、回線数と同数のモデム
ケーブル７からなるモデムインタフェース（例えばＣ，
Ｃ，１，Ｔ、Ｔ、Ｖ２４　。

Ｖ２８またＵＲ８−２３２Ｃ等）により接続していた。

このため、ノード２と回線接続装置４との間で通信チャ
ネル数に相当するモデムケーブルを接続する必要があり
、特に多数の通信チャネルを処理する通信制御処理装置
についてに、狭いＨ１算機室内で−のケーブル収容が困
難になるという問題がある。

発明の目的 本発明の目的は、上述の従来技術における問題に鑑み、
回線走査機構にモデムインタフェース整合回路を設ける
という構想に基づき、ループ伝送路へ面接接続可能とす
る機能を持ち、かつ、従来の回線走査機構と混在可能な
回線走査機構を備えた通信制御処理装置を提供すること
にある。

発明の構成 上記の目的を達成するだめの本発明の要旨は、全く同期
関係にないループ伝送路上のフレーム構成をとる直列デ
ータと、回線走査機構における送受信データのビットイ
ンタフェースとの整合性をとるため、および複数チャネ
ルを制御するために、並列データ格納用の複数チャネル
分の領域を持つバッファ記憶装置、このバッファ記憶装
置の回線制御仙インタフェース（ビットインタフェース
）として、やはり複数チャネル分の領域を持ち送（Ｓデ
ータを直並列ｆ換する送信用ローカル記憶装置と受信デ
ータを並直列変換する受信用ローカル記憶装Ｕ、制御ゾ
ログラムの指示を受けて送受信制御を行う演算回路から
見て各チャネルがモデムインタフェースに見えるように
するモデムインタフェース整合回路、および通信クロッ
ク作成回路をループ伝送路接続用として従来の回線走査
機構に付加した通信制御処理装置にある。

発明の実施例 以下本発明の実施例を図面によって説明する。

第２図は本発明の一実施例による通信制御処理装置を含
むシステム構成を示す概略ブロック図である。同図にお
いて、第１図に示した従来システムと同一部分には同一
の参照番号を付しである。

本発明により、通信制御処理装置９ａは、ループ伝送路
１に直接に接続可能な回線走企榛４７／７１５　ａを備
えている。通信制御処理装置９ａに含まハ、る従来の回
線走査機構１５は従来の回線後１６６装置ｉｅ、、？　
４を介してループ伝送路１以外の一般の回線１６に接続
されている。こうして、従来の回線走査機構と混在可能
にループ伝送路に直接接Ｆ＊叶能な回線走置機構が通信
制御処理装置内に設けられている。

第３図はループ伝送路１上を伝送されるデータのフレー
ム構成を示す図である。同図において、データの１フレ
ームは、その先頭を示すフレームヘッダ（ＦＨ）と、そ
のＦＨに続き、ループ伝送路に接続される論理チャネル
の数だけのタイムスロットＴＳ＋。、ＴＳ　、・・・、
ＴＳ４ｎ　とからなつすｌ　。

ている。各回ｍ＜チャネル）とタイムスロットとの対応
関係はシステム設定時に決定され、従って各チャネルは
対応づけら九たタイムスロットのみを使用できる。各タ
イムスロットは、データの有効性を示すＡＶビビッ、通
信可能状態を示すキャリア検出（ＣＤ）ビット、および
複数ビア）のデータより構成されている。

第４図はループ伝送路１に接続される回線走査機構１５
ａの詳細を示すブロック回路図である。

同図において、直並列変換回路（ｓ−＋ｐ　）　２０は
ループ伝送路１から入力される直列データを並列化する
。レジスタ２２は直並列変換レジスタ２０の出力データ
を一時的に格納する。レジスタ２２の出力は並直列変換
回路（Ｐ−＋５）２４とバッファ記憶装置２６に接続さ
れている。フレーム制御回路２８は１１並列変換回路２
０からの並列データからフレームヘッダＦＨを検出する
ことによりフレームを認識し、認識したフレーム内のＡ
Ｖピットがオンのタイムスロットの番号を示すカウンタ
である３、バッファ記憶装［２６は各チャネル番号に対
応したタイムスロットの受信、また６タイムスロツトに
送信データを乗せるための一オ“市のデータバッファで
ある。バッファ記憶装ｂ′２６へのアドレッシングは、
ループ伝送路１との間のタイムスロットのデータの送受
信時にはフレーム制御回路２８のカウンタの内容により
行われ、後述する回線制御語装置（ＬＣＷ）３０との間
に送受信時にはスキャンカウンタ３２から供給される回
線アドレス（ＬＮＡＤ）により行われる。

および各種＠線制御をビット単位で行うので、送信デー
タＳＤおよび受信データＲＤは、バッファ記（，６装置
２６と回線制御語装置ｆ３０との間でビットインタフェ
ースによって受渡しされる。バッファ記憶装置２６には
前述の如く並列データが格納されているので、上記ビッ
トインタフェースを可能とするために、バッファ記憶装
置２６と回線制御語装置３０との間に、本発明によシ送
信用ローカルストレーソ（ＬＳＩ−）３４および受信用
ローカルストレージ（ＬＳ２）３６が設けられている。

送信用ローカルストレージ３４は送信時に用いらｎ１回
線制御語装置３０からのデータを直並列変換してバッフ
ァ記憶装置２６に格納する。受信用ローカルストレージ
３６は受信時に用いられ、バッファ記憶装置２６からの
データを並Ｗ列変換して回線制御語装置３０に引渡す。

尚、スキャンカウンタ３２は回線アドレス（ＬＮＡＤ）
をバッファ記憶装置２６、送信用ローカルストレージ３
４および受信用ローカルストレージ３６に供給する１回
線制御語装置３０は従来から存在しており、回線対応に
設けられている。この回線制御語装置３０内には、後に
詳述するキャラクタバッファ（ＣＢ）とシリアルデータ
バソ７ア（ＳＤＲ）が定義されている。回線制御語装置
３０は、同期方式、符号系に依存した文字の組立・分解
制御、あるいは送受信動作の制御を行う演算回路３８を
介してローカルストレージ３４および３６に接続されて
いる。

更に、回線走査機構１５ａは、従来がら存在するものと
して、送受信に伴うレベル２（Ｌ２）割込み要求、５２
割込み要求よｐ優先順位の〜１いエラー発生時のレベル
１　（Ｌｌ　）割込み要求を中央制御部１１（第２図）
に対して行う割込み制御回路゛４０、制御プログラムに
よシ指定される回線制御語装ｆｍ３０のアドレスおよび
レベル２割込ミーｙドレスを格納する回線アドレスレジ
スタ（ｒ、　ＡＲ）４２、および制′＠ＩｆＩ：１グラ
ムが回線制御語装置３゜に対して修飾を行ったり、演算
回路３８や回線アドレスレノスタ４２への指令を行った
り、あるいは回線制御語装置３０、演算回路３８、およ
び回線アドレスレジスタ４２の状態を知るために用いら
れるＩ１０命令制御回路４４を備えている。。

本発明により、通信クロック作成回路４６およびモデム
インタフェース回路４８が設ケラれている。モデムイン
タフェース回路４８は、制御プログラムの指示を受けて
送受信制御を行う演算回路３８から見て各チャネル、す
なわち谷タイムスロットがモデムインタフェースに見え
るようにするものであり、通信開始にあたって、制御プ
ログラムの指示によるモデム制御信号（端末装置レディ
信号）ＥＲオンを受信してデータセットレディ信号ＤＲ
オンを演簀装置３８に送出する。通信クロック作成回路
４６は、中央制御部１１（第２図）からＩ１０命令制御
回路４４および演算回路３８を介して送られて来る通信
スピードを指定するデータを受けて、この通信スピード
に同期したビットサービス要求信号（Ｂ　ＳＶＣ）を演
算回ｗ！３８、送信用ローカルストレージ３４、および
受信用ローカルストレーノ３６に供給する。

回線走、ｆ機構１５ａからループ伝送路１への送信時は
、中央制御部１１の制御の下にメインメモリ１０から出
力される制御プログラムによって、送信文字を回線制御
語装置３０内のキャラクタバッファＣＢへ、制御プログ
ラムの指示による送イ６モードを指示するＸＭＴ信号を
演針回ｊ！６３８へ、また、演）ｊ−回路３８よりモデ
ム制御信号ＲＳオンをモデムインタフェース整合回路４
Ｂからバッファ記憶装＆２６へ供給する。送信データで
あることを示すモデム制御信号Ｒ８は、各タイムスロ。

トのＣＤビットの位置に挿入される。また、モデムイン
タフェース整合回路４８はモデム状態信号（ＤＲ，Ｃ８
、ＣＤ）を演算回路３８へ送る。

ビットサービス要求信号（ＢＳＶＣ）は送信時、受信時
共に通信スピードに同期したクロック信号であり、受信
時には受信データのタイムスロット内のＡＶビビッがオ
ンの時のみ、オンとなって受信用ローカルストレージ３
６の出力に直列化したデータを得るようにし、送信時は
送信用ローカルストレージ３４はＢＳＶＣに同期して回
線制何）詰装置３０内のシリアルデータバッファＳＤＲ
の送信データＳＤを最下位ビットから順次受は取る。

ループ伝送路ｌからのデータの受信時の回線走食機ｍ１
５ａの動作の１例を第４図、第５図および第６図によっ
て説明する。

第５図は回線走査機構１５ａ内での受信動作におけるデ
ータの流ｎを示す図、第６図は回線走査機構１’５ａ（
７）受信時における動作を示すタイムチャートである。

フレーム制御回路２８により受信すべきデータのタイム
スロットＴＳ、。の番号ｎが確認され、かつ、そのデー
タのＡＶビビッがオン（７）ＪｊＡ合（第６図の時刻ｔ
。）、既にレジスタ２２に格納諺みのデータケバッファ
記憶装＃２６に格納する（第６図の時刻１．）。この場
合、フレーム制御回路２８は確認したタイムスロット番
号をアドレス信号としてバッファ記憶装置２６に与え、
従って確認されたタイムスロット番号に対応したアドレ
ス領域に受信データが格納される。第５図において、６
ビツトのデータｂ。−ｂ、とＣＤビットの計７ビツトの
データがバッファ記憶装置（ＢＳ）２６に格納された様
子が示さｆている。受信時は送信モード指示信号ＸＭＴ
がオフであるため、スキャンカウンタ２２から出力され
る回線アドレスＬＮ、ＡＤが該当チャネルアドレスに一
致したときバッファ記憶装イη２６に対して読出し動作
が行われ、そのアドレスで受信用ローカルストレージ（
ＬＳ２）３６に読出しデータｂ。−ｂ、が並列に畳込ま
れる←第５図の時刻ｔ２　）と共に、ＣＤビットがモデ
ムインタフェース整合回路４８に１込まれる。ＡＶビビ
ッがオンなのでＢＳＶＣクロックが発生しており、最初
ｂビットサービス要求信号ＢＳＶＣに応じて、ＬＳＺ内
の最下位ビットｂｏが続出され、演算回路３８を通って
回線制御語装置３０内のシリアルデータバッファ（ＳＤ
Ｒ）に転送されると共に、ＬＳ２の内容は１ピントずつ
シフトされて再書込みされる（第６図の時刻ｔａ）、２
Ｌ８２の内存は本実施例では７ビノトで構成さｎてお９
、初期状態ではオール１であジ、Ｂ５２６からの最初の
書込み時には最上位ビットから順に１　、ｂｅ　＋ｂ４
　、ｂｓ　＋ｂｚ　＋ｔ）Ｉ　＋ｂＯとなっているが、
シフト後は０，１．ｂｓ　、ｂａ　、ｂｓ。

ｂ２　、ｂ、となっている。また、ＳＤＲの内容は本実
施例でに１０ビツトでａ成されでおり、初期設定で最上
位２ビツトを０１とし、残りのビットをオール０としで
ある。ＬＳ２内の最下位ビットｂｏはＳＤＢ内の最上位
に転送され、５ＤＢＯ内谷はす。、ｏ、ｉ、、ｏ、・・
・、０となる。こｎ以降、ＢＳＶＣが発生する毎にＬＳ
２の内容が１ビツトずつ読出されてＳＤＲの最上位ビッ
トに転送さ肛る。こうして、第６図９時刻ｔ８でバッフ
ァ記憶装置２６内のタイムスロットＴＳ＋ｎの内ｇｂ。

〜ｂ、はすべてＳＤＢに転送される。

フレーム制御回路２８が再び同一のタイムスロッ）ＴＳ
＋、の番号ｎを確認し、かつＡＶビビッがオンの場合、
上記と同様にしてタイムスロットＴＳ、。内ノヒッ）ｂ
６　、ｂ、がＳＤＢに転送され、ＳＤＲの内容はｂ７１
　ｂ６　＋　ｂ５　ｌ　ｂ、＋　ｂ３　＋ｂ２　＋１）
Ｉ　、ｏ、ｘとなる。演算回路３８に８ＤＢの最下位２
ビツトが０１となったことにより、１文字の転送が完了
したとみなして、次のＢＳＶＣクロックでＬＳ２の最下
位ビットｂ。′　をＳＤＢの最上位に転送すると共に、
ＳＤＢ内の１文字分の８ビツトのデータｂ、−ｂ７をキ
ャラクタバッファＣＢに転送し、かつ、編６図の時刻ｔ
、で割込みを水回路４０に５２割込み要求を発生させる
３゜中央制御部１１（第２図）はこのＬ　２割込み要求
を受けてＩ１０命令制御回路４４にイン命令を与え、そ
れによりＣＢの内存をメインメモリ１０（第２図）に取
り込む。

以下、同様にして、同一タイムスロットのデータが１文
手毎に組立てられてメインメモリに格納される。

次に回線走査機′４４Ｉｔ１５　ａからループ伝送路１
へのデータの送信時の動作の１例を第４図、第７図およ
び第８図によって説明する。

第７図は回線定食機構１５ａ内での送信動作におけるデ
ータの流れを示す図、第８図は回勝走畳機構１５ａの送
信時における動作を示すタイムチャートである。送信時
の動作は基本的には受信時の動作と逆であり、容易に理
解されるので祝明を簡単にする。制御プログラムがＬＣ
Ｗ３０内のキャラクタバッファにセットした送信データ
は、ＳＤＲの最下位ビットより送信用ローカルストレー
ジ（ＬＳＩ）３４に転送され、かつ、送信要求信号Ｒ８
がモデムインタフェース整合回路４８に与えられる。送
信データＳＤの受渡しは、通信スピード作成回路４６が
供給する、通信スピードに同期したビットサービス要求
信号ＢＳＶＣによυ行わルる。ＬＳＩσ、絖出し、計算
、書込みのサイクルで動作し、Ｂ　Ｓ　Ｖ　（、クロッ
クによるスキャン毎に新しいビットをＬＣＷ３０内のＳ
ＤＢから取り込むと共に全体を１ビツトシフトして書込
みを行う。ＬＣＷ３０内のＳＤＢの内容もまた、１ビツ
ト送出毎に１ビツトのシフトを行う。ＬＳＩ上に１文字
分のビット列が組上がると、次のＢ　ＳＶＣのクロック
でＬＳＩの内容は・ぐツファ記憶装置２６の該当アドレ
ス領域に書込まれ、この際、ＡＶビビッおよびＣＤビッ
トもオンとして書込まれる。

送信時のＣＤビ、トはモデムインタフェース整合回路４
８から送られて来る送信要求信号Ｒ８に取って替わる。

ループ伝送路１への送出に、フレーム制御回路２８のカ
ウンタの内存が該当タイムスルノド折号となつ゛た時に
バッファ記憶装置２６の内存を読出してタイムスロット
列に挿入し、その後並直列変換レジスタ２４を経てルー
プ伝送路１に送出することにより行われる。

発明の効果 以上の故明から明らかなように、本発明により通信制御
処理装置を直接にループ伝送路に接続できるので、ノー
ド、回線接続装置、およびメートと回線接続装置間のモ
デムケーブルが不要となり、ループ伝送路を含むシステ
ムの低価格化が実現できる。

なお、本発明は上述の実施例に限定さｎるものではなく
、様々の変形が―■能である。例えば１文字は８ビツト
に替えて他の任意のピット数で４１ＬＬｂｙ。

されてもよく、そのビット数に応じてＬＳＩ。

ＬＳ　２　、５Ｌ）Ｂ　、　ＣＢ等の容量を変えノ１．
はよい。

【図面の簡単な説明】

第１図は従来の通信制御処理装置−のループ伝送路への
接続形態を示すブロック図、第２図に本発明の一実施例
による通信制御処理装置を含むシステム構成を示す概略
ブロック図、第３図はループ伝送路上を伝送されるデー
タのフレーム構成を示す図、第４図は第２図に示した通
信制御処理装材内の回線走査機構の詳細を示すブロック
回路図、第５図は第４図の回線走査機構内での受信動作
におけるデータの流れを示す図、第６図は第４図の回線
走査機構の受信時における動作を示すタイムチャート、
第７図は第４図の回線走査機構内での送信動作における
データの流ｔ″Ｌを示す図、そして第８図は第４図の回
線走査機構の送信時における動作を示すタイムチャート
である。 １・・・ループ伝送路、９ａ・・・通信制御処理装置、
１０・・・メインメモリ、１１・・・中央制御装置、１
２、二斌末裟士：１３−ホストプロセッサ、１４・・・
チャネルアダプタ、１５ａ・・・回線走査機構、２０・
・・直並列変換回路、２２・・・レソスタ、２４・・・
並Ｗ列変換回路、２６・・・バッファ記憶装置、２８・
・・フレーム制御回路、３０・・・回線制御語装置、３
２・・・スキャンカウンタ、３４・・・送信用ローカル
ストレーソ、３６・・・受信用ローカルストレーソ、４
６・・・通信クロック作成回路、４８・・・モデムイン
タフェース整合回路１、 特許出願人 富士通株式会社 特許出願代理人 弁理士　青　木　朗 弁理士西舘和之 弁理士　内　１）幸　男 弁理士　山　口　昭　之

Claims (1)

1. 【特許請求の範囲】 １、制御プログラムを内蔵したメインメモリ、該制御プ
   ログラムを実行する中央制御部、該中央制御部と複数の
   ホストプロセッサとの間で情報の転送制御を行う複数の
   チャネルアダプタ、および該中央制御部からの入出力命
   令の実行、文字の組立・分解、および各種回線制御を行
   う回線制御語装置を備えた複数の回線走査機構を具備す
   る通信制御処理装置において、 該回線走査機構の少なくとも１つはループ伝送路接続用
   回線走査機構であって、該ループ伝送路からの直列デー
   タを並列化する直並列変換回路、該直列データからフレ
   ームヘッダを検出して同期をと９、該直列データの各フ
   レーム内のタイムスロット番号を認識するフレーム制御
   回路、該直並列変換回路により並列化されたフレームデ
   ータを一時的に格納するレジスタ、該ループ伝送路へ送
   出する並列データを直列化する並直列変換回路、該ルー
   プ伝送路に定義される独数の論理チャネルに対応して該
   ループ伝送路への送信データおよび該ループ伝送路から
   の受信データを格納するバッファ記憶装置、を具備し、
   更に、該バッファ記憶装置と該回線制御語装置との間で
   、該複数論理チャネルに対応してデータの直並列変換と
   並直列変換をそれぞれ行う送信用ローカルストレージお
   よび受信用ローカルストレージ、該制御プログラムの指
   示を受けて送受信の制御を行う演算回路から見てデータ
   のフレーム内の各タイムスロットがモデムインタフェー
   スに見えるようにするモデムインタフェース整合回路、
   および通信スピードに同期したクロック信号を該送信用
   ローカルス）Ｌ／−ソおよび該受信用ローカルストレー
   ジに供給する通信クロック作成回路を具備することを特
   徴とする通信制御処理装＃。