JPS6043744A - 除算回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 イ、産業上の利用分野 ２進デジタルデータの除算回路に関する。

口１発明の背景 最近に於いて、音声信号（アナログ信号）をサンプリン
グした後パルスコード変調して記録し、再生時ｇＤ−Ａ
変換器を利用して元の音声信号に戻す構成としたパルス
コード変調方式の録音再生装置等が提案されている。と
の場合、デジタルデータの記録再生中に何等かの原因に
よ）符号誤ルが生じると元のデジタルデータが正しく再
生できないことになる。この場合、正しく再生されなか
ったデータに替えて、その前後のデータの平均値を補間
することが行われる。例えば、第１図に於いて、データ
（ｄｎ−２）とデータ（ｄｎ＋＋）は正しく再生された
が、データ（ｄｎ−＋）とデータ（ｄｎ）が正しく再生
されなかった場合、ｔ／、（２ｄｎ−２＋ｄｎ＋ｔ　）
をデータ（ｄｎ−１）の替わＪＩＫ、また’１５（ｄｎ
−２＋　Ｚｄｎ＋１）をデータ（ｄｎ）の替わシに補間
することが行われる。従って、デジタルデータを３で除
算する回路が必要となる。しかし、２進デジタルデータ
を３で除算する回路を構成することは、一般的に困難で
あった。

ハ０発明の目的 本発明は、２進デジタルデータを６で除算する回路を、
簡単な構成にて実現せんとするものである。

二。発明の構成 ３ビツトの被除数を上位ビットよ’）”ｓ　ｂｓＣとし
、との被除数を３で除算したときの１ビツトの商をＸと
し、２ビツトの剰余を上位ビットよシＹ１２としたとき
、ａＮ　ｂｌ　Ｃが入力された場合、ｘ、ｙ、ｚを出力
する論理回路を構成し、Ｎビットの２進データを最上位
ビットより１ビツト出力Ｙを次の被除数のａビットとし
て、また出力名を次の被除数のｂビットとして論理回路
の入力側に帰還し、・以ってＮビットの２進データの最
下位ビットを入力するまで前記動作を繰返することによ
択商及び剰余をめる構成としたものである。

ホ、実施例 ５ビツトの２進データ（１０１１０）を３で除算する場
合を例にとって説明する。この演算の様子は次の表１に
示す通シである。

表１ （ＭＳＢ）　（ＬＳＢ） ＭＳＢは最上位ビットを、ＬＳＢは最下位ビットを示し
ている。また、下線は剰余を示している。

表１よ）、除算を行うには、ＭＳＢよシ１ビットづつ除
算を行い、その際剰余が生じた場合は、これを桁上げし
、次のビットと加え合せた後、次の除算を行えば良いこ
とが分る。

さて、２進データを３で除算する場合、下記表２に示す
６ビツトで表わされる６種類の被除数に対する演算が基
本となる。

表２ 表２に於いて、被除数のうち、（１１０）及び（１１１
）を示していないが、これは（０１１）の除算過程に於
いて剰余が生じない為（丁度割シ切れる）、（１１０）
及び（１１１）の演算をする事態は生じないからである
。

さて、表２に於いて、被除数（３ビツト）を上位ビット
からａｌｂ、ｃとし、商（１ビツト）をＸ、剰余（２ビ
ツト）を上位ビットからＹ、Ｚとすると、即ち、 （２Ｘａ＋２ｘｂ＋ｅ）÷３＝Ｘ＋（２ｘＹ＋Ｚ）とす
ると、 Ｘ、Ｙ、Ｚは、被除数を構成するピッ）（”％　ｂ％Ｃ
）を利用して、例えば、下記の論理式で示すことができ
る。

Ｘ　−ａ　＋　ｂ　ｘ　ｃ　曲・・（１）以上の説明よ
）明かな通シ、Ｎビットよ多構成される２進データを３
で除算するには、６人力（ａ、ｂ、ｃ）に対して、前記
（１）（２）（３）式の関係を満足するｘ、ｙ、ｚを出
力する論理回路を作成し、被除数となるデータをＭＳＢ
よシ１ビットづつ順次この論理回路に印加し、商に）を
順次取出すと共に、剰余（ｙ、ｚ）が生じた場合には、
これを桁上げして、論理回路の入力側に戻す動作を繰返
せば良いことが分る。

第２図は上導した論理回路（１）を有する除算回路を示
すものであシ、これを参照して演算過程を更に詳しく説
明する。

論理回路（１）は三つの入力端子（ｘ１ｔｘ２．Ｉ３）
と三つの出力端子（０１，０２，０３）を有する。入力
端子（Ｉ３）は被除数（３ビツト）の最下位ピッ）　（
（りの入力端となシ、入力端子（Ｉ２）は中位ビット０
）の入力端となシ、入力端子（１１）は最上位ピッ）　
（ｊＬ）の入力端となる。

アンドゲート（２）の二人力は（ｂ％（りであシ、オア
ゲート（３）の−人力はこのアンドゲート（２）の出゛
力でア）、他方の入力はａである。即ち、アンドゲート
（２）及びオアゲート（３）は前記（１）式の右辺の論
理式倉実現也しておシ、従ってオアゲート（３」の出力
はＸ（商）となっている。而して出力端（０１）よシ商
Ｘが出力される。

同様にして、インバータ【４）及びアンドゲート（５７
は第＋２７式の右辺第１項を、ｔたインバータ（６）及
びアンドゲート（７）は第２項を実現しているから、オ
アゲート（８）の出力は剰余の上位ビット（１）となっ
ている。このＹは出力端（ｏ２）よシ取出され、スリッ
プ・７０ツブ彌を介して次の被除数の最上位ビット（ａ
）として入力端（Ｉ１）に入力される。

インバータ（９）及びインバータ（４）及びアンドゲー
ト叫は第３式の右辺の第１項を、またインバータ１６）
及びアンドゲートαυは第２項を実現しているから、オ
アゲート１２の出方は剰余の下位ビットのとなっている
。この２は出、カ端（ｏ３）よシ取出され、スリップ・
７戸ツブ（２１１を介して次の被除数の中位ビット０）
として入力端（Ｉ２）に入力される。

さて、フリップ・フロップ（２１（２１）にクリア入力
が印加され、その出力Ｑは共に０となシ、夫々入力端子
（Ｉｔ、１２）に入力される。ごの状態に於いて５ビツ
トのデータ（１０１１ｏ）ｏＭＳＢ１１＃が入力端子（
Ｉ３）に入力される。即ち、最初の除算に於いて被除数
（ａｂｃ）は′″ｏｏ１”斯かる（ｘｙｚ）が出力端子
（０１，０２，０！１）よ多出力される。

クロックに同期して商ＱＱ１ｏ“がシフトレジスタ＠に
取込まれると共に、剰余［株］１１“がフリップ・フロ
ップ（２Ｂに取込まれる。而して、入力端子（１１）に
は１０〃が、（Ｉ２）には桁上げされた剰余のである鳩
１“が、そして（１３）にはデータの第２位ビット１ｏ
”が入力される。即ち、次の除算は被除数が’ｏｉｏ“
として行われる。

以下同様の動作が、データ（ｖｏｉｉｏ）のＬＳＢ−Ｑ
“が入力端子（Ｉ３）に入力されるまで行われる。そし
て、このとき、シフトレジスタのにはデータ（１０１１
０）を６で除算したときの商”００１１１’が取込まれ
ておシ、また出力端子（ｙｚ）よシ剰余１１ｏ＃が得ら
れることになる。

（ｘｙｚ）を（ａｂｃ）を利用して表わす論理式は前述
した式（１）、（２）、（３）に限定されるものではな
い。例えば、下記の式であっても良い。

Ｘ　＝　ａ　ｘ　ｂ　＋　ｂ　ｘ　ｃ　＋ｅ＋＋＋＋　
（４）ｙ＝（ｂ■ｃ　）　ｘ　（ａ　十ｂ　）　−−−
−−−（５）ｚ＝（ｂ■ｃ　）　ｘ　ｃ　＋　ａ　ｘ　
ｃ−・−（６）尚、■は排他論理和である。

上記論理式＋４）（５Ｊ（６）を実現した論理回路（１
）′を第６へ１発明の効果 本発明は、被除数（ａｂｃ）を入力したとき商（ト）及
び剰余（ｙｚ）を出力する論理回路を構成することによ
シ除算を行うものであシ、比較的簡単な構成にて、除算
回路を実現することができる。

【図面の簡単な説明】

第１図は、データの補間の説明に供する図、第２図は本
発明の一実施例を示す図、第３図は他の実施例を示す図
である。 １１１（１／は論理回路。

Claims (1)

【特許請求の範囲】
1. （１）Ｎビットよシなる２進データを３で除算して商及
   び剰余をめる除算回路であって、３ビツトの被除数を上
   位ビットよｐａ、ｂ、ｅとし、この被除数を３で除算し
   たときの１ビツトの商をＸとし、２ビツトの剰余を上位
   ビットよ！ＩＹ、Ｚとしたとき前記ａ、ｂ、ｃが入力さ
   れた場合、前記ｘ、ｙ、ｚを出力する論理回路を有し、
   前記Ｎビットの２進データを最上位ビットよシラビット
   づつ被除数の最下位ピッ）（Ｃ）として前記論理回路に
   入力し、このときの出力Ｘを商として順次取出すと共に
   出力Ｙを次の被除数のａビットとして、また出力２を次
   の被除数のｂビットとして前記論理回路の入力側に帰還
   し、以って前記Ｎビットの２進データの最下位ビットを
   入力するまで前記動作を繰返すことによシ、商及び剰余
   をめることを特徴とする除算回路。