JPH04195423A - 乗算器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はシリアル入力、シリアル出力型の２進数の乗算
器に関する。

［従来の技術］ 従来の乗算器は、詳解ディジタルＩＣ回路（下）のＰ３
０４〜Ｐ３１１に記載のように、■被乗数Ｘを乗数Ｙと
同じ数だけ加算する方法、■被乗数Ｘと乗数Ｙの各桁と
の積を順次シフトさせ加算する方法、■演算の全部を組
合せ回路で実現する方法が知られている。第２図は■の
方法に基づいた乗算装置の実例で、被乗数Ｘも乗数Ｙも
８桁の場合であり、被乗数用レジスタ１３、乗数用レジ
スタ１４、アキュムレータ１２、加算回路１５、ＡＮＤ
ゲートＡ、Ｂ、Ｃを備えている。第２図を用いて、従来
の乗算器の動作について説明する。最初、乗数用レジス
タ１４は乗数Ｙを記憶しており、アキュムレータ１２は
Ｏに設定されている。まず乗数Ｙを記憶する乗数用レジ
スタ１４の右端からの出力が１のときは、被乗数用レジ
スタ１３の各ビットは順次ゲートＡを通って加算回路１
５に入り、同時にアキュムレータ１２内の演算途中の和
に相当する各ビットもゲー１−　Ｂを通じて加算回路１
５に入る。新たな演算途中の和は、加算回路１５の出ノ
Ｊからアキュムレータ１２中に演算期間中に同時に記憶
される。

被乗数用レジスタ１３内のＸの内容８ビツトが全て加算
回路１５に加わってしまい、乗数Ｙの１桁分の乗算が終
了すると、ゲートＣが制御されアキュムレータ１２の内
容は１ビツトだけ乗数用レジスタ１４内にシフトするよ
うになる。乗数用レジスタ１４の右端からの出力が０の
ときはゲートＡは導通せず、被乗算用レジスタ１３の内
容は加算回路１５に加わらない。このようにして乗数用
レジスタ１４の内容全部について加算が終了すると前演
算は終了したことになり、アキュムレータ１２と乗数用
レジスタ１４の中に求まった積が記憶されることになる
。

〔発明が解決しようとする課題〕

上記従来技術は、■及び■の方法は動作スピードが遅く
、■の方法は規模が大きいため、特にディジタルオーデ
ィオにおけるフェード処理やミュート処理には使いにく
いという問題があった。

本発明は、小規模で高速動作が可能な乗算方法を確立す
ることを目的としており、さらにその方法に応じた乗算
装置を提供することを目的とする。

〔課題を解決するための手段］ 」−記口的を達成するためにシリアル被乗数データをパ
ラレルデータに変換するシフトレジスタ、パラレル乗数
データの各桁とシフトレジスタの各ピッ）・との積を求
めるゲート群、ゲート群の出力により積が１になったも
のの数を数える計数器、計数器からの出力を加算してい
く加算器及びラッチによって回路を構成したものである
。

［作用］ シフトレジスタを最初Ｏにクリアしておき、シリアル被
乗数データを最下位ビットを先頭にしてｌビットずつ入
力しパラレルデータに変換する。

ゲート群は、パラレル乗数データとシフトレジスタのパ
ラレル出力との論理積を出力する。計数器はこのゲート
群の出力の和を求める。この計数値は乗算における部分
和となる。加算器により、１ビツトシフト前における部
分和の１／２の値と、現在の部分和とを加算し、その最
下位ビットを出力し、それ以外のビットを記憶回路に記
憶しておく。この記憶回路に記憶された値は部分和の桁
上かりに相当し、次の１ビットシフト後の部分和との加
算に備える。

以］二の操作を被乗数データの最」二位ビットがシフト
レジスタを通過するまで続けることにより、被乗数デー
タのビットシフトに同期した乗数結果か最下位ビットを
先頭にして出力される。

［実施例］ 以下、本発明の一実施例を第１図により説明する。第１
図はＭビットの被乗数２とＮビットの乗数５との乗算の
結果１０を求める乗算装置の一例でＮビットシフトレジ
スタ３、ゲート群６、計数器７、Ｋビット加算器８及び
（Ｋ−］）ピットラッチ９、被乗数入力端子１、乗数人
ツノ端子４、乗算器出力端子１１とから構成されている
。ここでＭは２以上、Ｎは３以上の整数であり、Ｋはｌ
ｏｇ。

Ｎ＜Ｋ＜Ｎを満たす自然数である。

以下、第１図を用いて本乗算器の動作を説明する。まず
、シフトレジスタ３、ラッチ９をクリアする。Ｍビット
の被乗数２は入ツノ端子ｌから、ｌ７３Ｂ先頭のシリア
ルデータとしてＮビットシフトレジスタ３に入力される
。シフトレジスタ３のＮ個のパラレル出力とパラレルデ
ータであるＮビットの乗数５との各ピッ］・の積がゲー
ト群６によってＮ個畠力される。なおシフトレジスタ３
のパラレル出ツノとパラレル乗数データ５とは、最初に
被乗数２のＬ　Ｓ　Ｂと乗数５のＬＳＢとの積が得られ
る向きに組み合わせがなされている。ゲート群６のＮ本
の出力のうちｌであるものの数を計数器７が出力し、Ｋ
ビット加算器８に送られ最初は、シフトレジスタ３とラ
ッチ９がクリアされているためＬＳＢはそのまま（Ｍ十
Ｎ）ビット演算結果シリアルデータ１０として乗算器出
力端子１１に出力され他の（Ｋ−］）ビットは（Ｋ−１
）ビットラッチ９に送られる。次に被乗数の２ビツト目
がシフトレジスタ３に入力され、上記と同様の動作で１
の数が加算器８に入力される。一方ラッチ９から前回の
桁上がりも加算器８に入力され、今回の１の数と前回の
１の数の桁上がりの分との加算が行われ、その結果のＬ
ＳＢは演算結果１０の２ビツト目として出力され、他の
（Ｋ−］、）ビピッはラッチ９に送られる。以上の動作
を被乗数２のＭＳＢがシフトレジスタ３を通過するまで
繰り返し行う。その結果乗算器出力端子７に（Ｍ十Ｎ）
ビットのＬＳＢ先頭のシリアルデータ１０として乗算結
果が出力されたことになる。

ここで第１図の回路で乗算が行えることを以下に説明す
る。被乗数をＸ　Ｍ−Ｉ　ＹＭ−２・・・・・・Ｘ、　
Ｘ、、乗数を、ＹＮ−Ｉ　ＹＮ−２・・・・・・Ｙ、Ｙ
。と表現すると、筆算では第３図のように被乗数Ｘと乗
数Ｙのｌピッ［・との積を順にシフトさせていき、縦に
全部を加算するという作業を行っている。一方、表１は
第１図の回路内のゲート群６の１ステツプごとの出力状
態を示したものである。これらを比較すると、第：３図
で縦に加算を行うことは表１で横に加算を行うことと同
じだということは明らがである。つまり、第１図の回路
では表１の横の加算を計数器７で行い桁」−げを加算器
８で行っている。従って第１図の回路で乗算が行えるこ
とになる。

ところで本発明を採用せずゲート群６及び計数器７を用
いない場合には、Ｋピッ］・加算器８、（Ｋ−１）ピッ
トラッチ９の代わりに、（Ｍ＋Ｎ）ビット加算器及び、
（Ｍ十Ｎ）ピットラッチを採用することで乗算が可能で
ある。しかしこの場合、回路が大きくなり、高速加算器
が必要とされる。

本発明では加算器８のビット数にはｌｏｇ、　Ｎ　（Ｋ
を満たせば良いので、Ｍ、Ｎより小さくなり、回路が小
規模にできる。よって本発明によりｔＪｚ規模の回路で
ビットシフトの単純な操作で乗算が可能となる。

表１ 第４図は具体的に８ビツトの被乗数１７と８ビツトの乗
数２０との乗算結果である１６ビツ［・データ２５を出
力される乗算装置の一例であり、８ピツ）・シフトレジ
スタ１８．ケート群２１．計数３ｊ４２２．４ビット加
算器２３．：３ビツトラツチ２４、被乗数入力端子１６
．乗数入力端子＋９．乗算器出力端子２６によって構成
されている。同図中５２は八Ｎ　ＩＴ）回線である。

ここで被乗数・８ビット、乗数：８ビツトの時について
の具体例を示す。第４図中のゲート群２１の出ツノは表
２に示しである。最初はシフトレジスタ１８の内容はＯ
に設定され、１ステツプ１」で被乗数１７のＬＳＢが入
力される。そのときのゲート群２１の出力は表２の１ス
テツプロの通りになる。そして被乗数データが１ビツト
入力されること、あるいはシフトされるごとに、ゲート
群２１の出力は順に次のステップに記されたものに変化
していく。第５図に示された筆算による乗算において、
桁の同じ縦の方向に加算するという作業は、表２にでは
、各ステップにおいての出力を加算するという作業に相
当する。従って、第４図の乗算器出力２６には、Ｌ　Ｓ
　Ｂ先頭シリアルデータとして乗算結果が出力される。

なおここで加算器２３が４ビツト、ラッチ２４が３ビッ
トとしたのは、Ｏ〜８の数値を表現するには２進数で最
小４桁は必要であり、また最小の桁数を採用するのは、
回路を小規模化するためである。これを式で表すと、ｌ
ｏｇ、　８　（Ｋを満たす最小の自然数ということにな
る。

表２ 被乗数　１０１１０１０１ 乗数　１００１．１０１１ 第６ｒぶ１は１６ビツト被乗数２８と１６ビツト乗数３
１との乗算を行う乗算装置の一例であり、１６ビツトシ
フトレジスタ２９、ゲート群３２、計数’Ａ：＋：３３
．５ピツ１〜加算器３４．４ビツトラツチ３５、被乗数
入力端子２７２乗数入力端子３０、乗算器出力端子３７
によって構成されている。ここで加算器３４のビット数
である５は、ｌｏｇ、　Ｉ　（ｉくＫを満たす最小の自
然数Ｋから決めている。１６ビツトのＬＳＢ先頭シリア
ルデータである被乗数２８は１６ビツトのシフトレジス
タ２９に入力され、その１６本のパラレル出力と１６ビ
ツトのパラレルデータである乗数３１との各ビットごと
の積がゲート群３２の出力に出る。その出力のうち、１
であるものの数を計数器３３が５ビツトで出力し、それ
を加算器３４がラッチ３５から出力された前回の桁上が
りの４ビツトと加算し、結果のＬ　Ｓ　Ｂを乗算型出〕
〕端子３７に、他の４ビツトをラッチ３５に出力する。

これが順次、繰り返されることによって、乗算器出力端
子３７には、３２ビツトの乗算結果がＬ　Ｓ　Ｂ先頭シ
リアルデータ３６として出力される。ところで、】の数
の計数器としては、１．（ＯＭによるものとゲートによ
るものとが考えられる。ゲートによるもので４本の入力
を備えた計数器の一例が第９図に示してあり、入力端子
５３、出力端子５５を備えている。なお同図中の５４は
ＦＯＲゲートである。この回路により、入力端子５３に
入った信号のうち、１であるものの数が２進数３ビツト
で出力端子５５に得られる。

第７図は、本発明をディジタルオーディオの信号処理回
路内に採用した一例であり、ＲＡＭ３８゜補間回路３９
１乗算器、１６．Ｄ／Ａ変換器４７゜乗数制御回路４５
．Ｍｕｔｅ信号入力端子４１゜ＡＴＴ信号入力端子４３
．アナログオーディオ出力端子４９で構成され、乗算器
４６は第３図の乗算器回路と同様のものである。

ＲＡＭ３８から出力されたディジタル音声データは補間
回路３９で補間等の処理を受けた後、ＬＳＢ先頭シリア
ルデータ４０として乗算器４６に入力する。一方、ミュ
ートやアッテネートの信号は端子４１あるいは端子４３
から乗数制御回路４５に入力し、それらの処理に応じた
乗数（この第７図では仮に８ビツトの乗数について示し
ている）が乗算器４６に入力される。乗算結果４７はＤ
／Δ変換器４８でアナログ信号４９に変換されて出力端
子５０に送られる。また乗算器４６の内部では前述と同
様に、ＬＳＢ先頭シリアルデータ４０がシフトレジスタ
１８に入力されそのパラレル出力とパラレル乗数２０と
の論理積がゲート群２１で求められる。そしてその結果
の１の数を計算器２２が数値にし、その数値の加算を加
算器２３及びラッチ２４で行って、乗算結果４７はＬ　
Ｓ　Ｉ３先頭シリアルデータとして出力される。乗数２
０が８ビットであるから乗算結果４７の下から９ビツト
目をＬ　Ｓ　Ｂとし、それ以上のビットをデータとして
採用すれば、１未満の乗数の乗算を行ったことになり、
フェード、ミュート、アッテネートと言った処理が可能
になる。

第８図は、フェード及びミュート処理によってオーディ
オ信号が変化する様子である。領域ａで通常のデータで
あったオーディオ信号５１は、領域すでフェードアラｌ
−、領域Ｃでミュート、領域ｄでフェードインの処理が
行われ、領域ｅで再び通常データに戻っている。

具体的に図には示していないが、被乗数としてディジタ
ルビデオ信号を入力させる場合も考えられる。この場合
、画面の輝度を上げるフェードアウト、画面の輝度を下
げるフェードアウト、ビンスポット、周辺輝度落としに
よるぼかし、単色化なとか、回路の構成によっては可能
になると考えられる一例である。

［発明の効果］ 本発明によれば、小規模の回路でビットシフトするだけ
の容易な操作で高速に乗算を行うことか可能となる。

【図面の簡単な説明】

第１図は本発明の乗算装置のブロック図、第２図は従来
の方法に基づいた乗算装置を示す図、第３図は、本発明
の乗算装置に行わせる乗算を筆算−１、゛ で行った場合の手順の図、第４図は８ビット×８ビット
の乗算を行う乗算装置のブロック図、第５図は８ビツト
×８ビツトの演算を筆算で行った場合の手順の図、第６
図は１６ビツト×１６ビツトの演算を行う乗算装置のブ
ロック図、第７図はディジタルオーディオの信号処理回
路に本発明を組み込んだ一例の図、第８図は、フェード
アウト、フェードイン処理によるアナログデータの変化
の様子を示した図、第９図はゲートにより構成された計
数器の一例の図である。 ３・・・シフトレジスタ、６・・・ゲート群、７・・計
数器、８・・・加算器、９・・・ラッチ回路、１・・・
被乗数入力端子、４・・・乗数入力端子、１１・・・乗
算器出力端子。

Claims (4)

【特許請求の範囲】
1. １．２進数表示である被乗数と２進数表示である乗数と
   の乗算を行う乗算器であり上記被乗数データをシリアル
   入力に受けるシフトレジスタと、上記シフトレジスタの
   出力と上記乗数データとの論理積を出力するゲート群と
   、上記ゲート群の出力の和を求める計数器と、上記計数
   器の出力を一方の入力とする加算器と上記加算器の最下
   位ビット以外を記憶し、記憶した値を上記加算器のもう
   一方の入力とする記憶回路から成り、上記加算器の最下
   位ビットから乗算結果をビットシリアルに出力すること
   を特徴とする乗算器。
2. ２．請求項第１項において、Ｍビット（Ｍは自然数）の
   被乗数とＮビット（Ｎは自然数）の乗数との乗算を行う
   乗算器で、上記被乗数データをシリアル入力に受けるＮ
   ビットシフトレジスタ、上記シフトレジスタの出力と上
   記Ｎビット乗数データとのＮ個の論理積を出力するゲー
   ト群と、上記ゲート群の出力の和を求める計数器と、上
   記計数器の出力を一方の入力とするＫビット（Ｋはｌｏ
   ｇ＿２Ｎ＜Ｋ＜Ｎを満たす自然数）の加算器と、上記加
   算器の最下位ビット以外を記憶し、記憶した値を上記加
   算器のもう一方の入力とする（Ｋ−１）ビット記憶回路
   を備えることを特徴とする乗算器。
3. ３．請求項第１項において、論理積を正で与えるゲート
   群と、１の数を数える計数器を備えることを特徴とする
   乗算器。
4. ４．請求項第１項において、論理積を負で与えるゲート
   群と、０の数を数える計数器を備えることを特徴とする
   乗算器。