JPH06103163A

JPH06103163A - 記憶装置

Info

Publication number: JPH06103163A
Application number: JP3307236A
Authority: JP
Inventors: Otto Sponring; オットー・スポンリング
Original assignee: Samsung Semiconductor Inc
Current assignee: Samsung Semiconductor Inc
Priority date: 1990-10-26
Filing date: 1991-10-28
Publication date: 1994-04-15
Also published as: EP0482575A3; EP0482575A2; KR920008751A

Abstract

(57)【要約】【目的】ＤＲＡＭを用いる高性能マイクロプロセッサ
用の主メモリを提供することである。【構成】ＤＲＡＭを用いて高性能プロセッサ用の主メ
モリが提供される。ＤＲＡＭは多数のメモリバンクへ分
割され、各バンクは、データおよびコードドミナンスに
より分離される、パワーリセットコード、データおよび
アドレスアクセスの動きを基にして、種々の行アドレス
でセットアップされる。その結果、ＤＲＡＭアクセスの
ために求められる待ち状態の数が減少させられ、メモリ
アクセスの成功数が増加する。ＤＲＡＭ中に定められて
いる各メモリバンクはメモリの種々のページを含む。こ
れにより、ＤＲＡＭのページアクセスはスタチックＲＡ
Ｍに対するページアクセスと同じであるから、システム
の全アクセスが改善される。どのページが求められるか
を予測するために先見アルゴリズムが実現されるから、
それらのページをＤＲＡＭメモリバンクへ供給できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は多ページダイナミックラ
ンダムアクセスメモリ（ＤＲＡＭ）の分野に関するもの
である。

【０００２】

【従来の技術】コンピュータシステムはいくつかのモジ
ュールすなわち部品で構成される。コンピュータシステ
ムはマイクロプロセッサのような中央処理装置（ＣＰ
Ｕ）を典型的に含んでいる。マイクロプロセッサは、命
令を受け、それを解読し、実行するプログラム制御され
る装置である。コンピュータシステムはプログラム命令
を記憶するプログラム記憶部品と、データを記憶するデ
ータ記憶部品も含む。それらの記憶部品は読出し専用メ
モリ（ＲＯＭ）、ランダムアクセスメモリ（ＲＡＭ）、
ディスクまたはテープ記憶装置、またはその他の適当な
任意の記憶手段で構成できる。

【０００３】コンピュータシステムは外部装置をマイク
ロプロセッサへ接続するための入力／出力（Ｉ／Ｏ）部
品も含む。メモリ管理装置またはコプロセッサのような
特殊目的部品もコンピュータシステムの一部とすること
ができる。

【０００４】「主メモリ」としても知られているメモリ
部品は、ユーザー、プログラムまたはプロセスへダイナ
ミックに割り当てられるまれな資源である。主メモリは
典型的にはランダムアクセスメモリ（ＲＡＭ）のよう
な、シリコンをベースとするメモリである。従来の多く
の用途においては、主メモリとしてダイナミックランダ
ムアクセスメモリ（ＤＲＡＭ）が用いられている。

【０００５】ＣＰＵその他のプロセッサのための主メモ
リとしてＤＲＡＭを使用することの欠点は、メモリのア
クセス時間が制限されることである。マイクロプロセッ
サ技術が進歩するにつれて、マイクロプロセッサの動作
のクロック速度が向上してきている。そのために、マイ
クロプロセッサに関連する主メモリのメモリアクセス時
間要求が高まっている。ＤＲＡＭのアクセス時間は現在
のマイクロプロセッサ技術の諸要求とペースが合ってい
ない。たとえば、１６ビットおよび３２ビットのマイク
ロプロセッサは２０〜４０ナノ秒のメモリアクセス速度
を要するのに、現在のＤＲＡＭのアクセス時間は６０〜
８０ナノ秒である。現在のマイクロプロセッサのアクセ
ス要求を満たすために、メモリキャッシング技術または
ページアクセス技術が利用されている。

【０００６】

【発明が解決しようとする課題】したがって、本発明の
目的は、ＤＲＡＭを用いる高性能マイクロプロセッサ用
の主メモリを提供することである。

【０００７】本発明の別の目的は、ＤＲＡＭを用いる
が、ＳＲＡＭの性能を発揮するマイクロプロセッサ用の
主メモリを得ることである。

【０００８】

【課題を解決するための手段】ＤＲＡＭを用いて高性能
プロセッサ用の主メモリが得られる。主メモリは多数の
メモリバンクへ分割され、各メモリバンクは、パワーリ
セットコードと、データと、データおよびコードの領域
により分離されているアドレスアクセスの動きとを差に
して、種々の行アドレスでセットアップされる。その結
果、ＤＲＡＭアクセスのために要求される待機状態の数
が減少させられ、メモリアクセスの成功数が増加する。
ＤＲＡＭにおいて定められる各メモリバンクはメモリの
異なるページを含む。そのために、ＤＲＡＭのページア
クセスはスタチックＲＡＭのページアクセスと同じであ
るから、全システムアクセスは改善される。どのページ
が求められるかを予測するために先見アルゴリズムが具
体化されるから、それらのページをＤＲＡＭバンクへ供
給できる。

【０００９】以下に多ページＤＲＡＭのためにページ予
測方法および装置について説明する。本発明を完全に理
解できるようにするために、以下の説明においては、ビ
ット数、メモリバンクの数等のような特定の事項の詳細
について数多く述べてある。しかし、そのような特定の
詳細事項なしに本発明を実施できることが当業者には明
らかであろう。その他の場合には、本発明を不必要に詳
しく説明して本発明をあいまいにしないようにするため
に、周知の構成は説明しない。

【００１０】マイクロプロセッサまたは中央処理装置
（ＣＰＵ）は命令を得て、それを解読し、実行するため
の装置である。マイクロプロセッサには情報を保持する
ためのメモリを組み合わせることを要する。そのメモリ
は「主メモリ」と呼ばれ、一連の命令（プログラム）を
保持し、データを記憶するために用いられる。マイクロ
プロセッサの記憶装置に影響を及ぼす２つの特性が容量
と速度である。

【００１１】メモリの速度は「アクセス時間」、「書込
み時間」および「メモリサイクル時間」に依存する。メ
モリの「アクセス時間」はメモリへ読出し制御信号を供
給し、メモリの出力が有効になるまでアドレスビットを
メモリへ加えるために要する時間に対応する。「書込み
時間」は、メモリへの書込み信号の送りと、新しいデー
タのメモリへの書込みとの間の時間である。「メモリサ
イクル時間」は読出し／書込み動作、読出し／読出し動
作、書込み／書込み動作、または書込み／読出し動作の
ような特定のメモリ機能を完了するために要する時間で
ある。

【００１２】コンピュータシステム中の主メモリは論理
的編成および物理的編成を有する。コンピュータシステ
ムの主メモリの物理的編成は、典型的には、マイクロプ
ロセッサおよびその他のコンピュータシステム部品と通
信するためのコンピュータシステムバスへ結合されるメ
モリアレイで構成される。主メモリ中のアドレス場所は
「物理アドレス」によりアクセスされる。情報項目を格
納する物理的主メモリの場所は物理アドレス空間または
物理的メモリ空間と呼ばれる。

【００１３】特定の情報項目を指定するためにプログラ
ムにより用いられ、またはプログラムにより発生される
アドレスは「論理アドレス」と呼ばれる。情報項目を識
別するためにプログラムにより用いられる論理アドレス
セットは「論理アドレス空間」と呼ばれる。メモリの論
理編成は、論理アドレス空間を物理アドレス空間へ変換
するためのマッピング手段を含まなければならない。
（論理アドレス空間のサイズは物理アドレス空間のサイ
ズに等しい必要はない。）

【００１４】多くの用途においては、主メモリの物理ア
ドレス空間よりも大きい論理アドレス空間を設けること
が望ましい。これは「仮想メモリ」として知られている
技術で行われる。仮想メモリ技術においては、ハードデ
ィスクドライブまたはフロッピーディスクドライブのよ
うな大容量記憶装置、すなわち補助記憶装置および物理
的主メモリで論理アドレス空間は表される。仮想メモリ
技術は、アドレスされる項目が主メモリに存在するの
か、補助大容量メモリに存在するのかを決定するための
機構を必要とする。アドレスされた項目が物理的メモリ
に存在しないと、スワッピングとして知られているプロ
セスでその項目を補助記憶装置から転送せねばならな
い。スワッピング動作は、マイクロプロセッサの監視
と、プログラムの実行に割り込むことを必要とする時間
のかかる動作である。個々のメモリ素子は仮想メモリ技
術においてはスワップされず、それよりもメモリ素子の
ブロックが定められ、メモリ素子を主メモリから補助メ
モリへ、または補助メモリから主メモリへ転送する時
は、そのメモリ素子を含んでいるブロック全体が転送さ
れる。それらの技術は「セグメンテーション」または
「ページング技術」と呼ばれる。

【００１５】セグメンテーション技術においては、任意
のサイズにされたメモリのブロックが大容量記憶装置か
ら主メモリへ転送される。セグメンテーション技術の欠
点は大きなメモリセグメントをスワップするために要す
る時間である。

【００１６】メモリページング技術によって主メモリ
を、「ページフレーム」と呼ばれる等しいサイズの小さ
いブロックに割り当てることができる。「ページ」（隣
接する論理アドレスのセット）はページフレームの中に
納められる。ページング技術により、設置されている物
理的メモリよりも大きい論理アドレス空間を実現でき
る。基準ページがメモリから失われたとすると、それは
大容量記憶装置から１つのユニットとしてスワップされ
る。すなわち、ページ全体が主メモリへスワップされ
る。

【００１７】ページング技術でも、メモリの速度がシス
テムの性能を低下させることがある。ＤＲＡＭのアクセ
ス時間は高性能マイクロプロセッサの動作のために十分
に短いものではない。この隔たりとアクセス時間を適当
に補償しないと、ＳＲＡＭキャッシュを用いずに零待ち
状態動作を行うことができない。

【００１８】従来の１つの解決技術は、頻繁に用いられ
るデータをアクセスするために用いられる連想スタチッ
クＲＡＭメモリ（ＳＲＡＭ）を使用することである。連
想スタチックＲＡＭメモリ技術はキャッシュ技術であ
り、マイクロプロセッサの希望のアクセス時間よりも長
いＤＲＡＭアクセス時間を補償する従来技術の試みであ
る。

【００１９】キャッシュメモリというのは、プロセッサ
と大容量主メモリの間に設けられる高速で、比較的小型
のメモリである。典型的には、キャッシュメモリは高速
のスタチックＲＡＭ（ＳＲＡＭ）であって、主メモリは
より低速のＤＲＡＭである。キャッシュメモリの目標は
大容量の主メモリを高速ＳＲＡＭとして見せることであ
る。これを行うために、システムおよびアプリケーショ
ンデータはＤＲＡＭに格納され、プログラムと、最も頻
繁にアクセスされるデータがＳＲＡＭに格納される。Ｓ
ＲＡＭに格納されている情報は定期的に更新されて、ア
クセスされようとするメモリ素子の変化を反映する。

【００２０】プロセッサアクセスの高い割合がキャッシ
ュに格納されている情報に対するものであるならば、キ
ャッシュは最も効果的である。キャッシュに格納される
プロセッサアクセスの割合は「キャッシュヒットレー
ト」と呼ばれる。このヒットレートが高いほど記憶装置
の効率が高い。

【００２１】キャッシングシステムの欠点は、要求され
ているメモリ場所がスタチックＲＡＭキャッシュに見出
されないと判定された後まで、ＤＲＡＭ読出しサイクル
が開始されないことである。したがって、もし、キャッ
シュシステムが用いられないとすると、キャッシュ誤読
出しサイクルはＤＲＡＭ読出しサイクルが要する時間よ
りも長い時間を必要とする。キャッシュシステムのヒッ
トレートが低くなりすぎたとすると、全体の性能はキャ
ッシュを用いない場合の性能より低くなることがある。

【００２２】キャッシュシステムは「直接マップ」キャ
ッシュまたは「連想」キャッシュとすることができる。
直接マップキャッシュにおいては、ＤＲＡＭ内の各キャ
ッシュはただ１つのキャッシュエントリに直接マップさ
れる。キャッシュが新しい場所の内容を格納する必要が
ないと、使用できるキャッシュエントリはただ１つある
だけである。したがって、プロセッサがメモリのアクセ
スを行うと、情報がキャッシュに格納されていることを
判定するために、キャッシュのただ１つのエントリを調
べなければならない。

【００２３】連想キャッシュによりＤＲＡＭ場所の内容
をキャッシュメモリの任意のエントリに置くことができ
る。新しい情報をキャッシュに格納する場合には、どの
キャッシュエントリが近い将来に再び要求されることが
最もありそうにないかを判定するためにあるアルゴリズ
ムが実現される。それからそのエントリに新しい場所の
内容が重ね書きされる。プロセッサがメモリアクセスを
行うと、情報をキャッシュに格納するかどうかを判定す
るために、キャッシュのあらゆるエントリを常に調べね
ばならない。

【００２４】キャッシング技術を仮想メモリ環境におい
て使用できる。そのキャッシング技術は「仮想アドレス
キャッシュ」技術または「物理的アドレスキャッシュ」
技術として構成される。図１はキャッシュがプロセッサ
とメモリ管理装置（ＭＭＵ）の間に設けられている場合
の仮想アドレスキャッシュ技術を示す。これによりプロ
セッサはキャッシュに対して高速アクセスを行うことが
できる。その理由は、ＭＭＵ変換を求められる場合より
もキャッシュバスサイクルを速く行うことができるよう
に、キャッシュヒットがＭＭＵ変換の遅れを求めないか
らである。しかし、同じ仮想アドレスが種々のタスク
（プログラム）によりしばしば用いられるから、このシ
ステムはマルチタスクの環境においては欠点がある。こ
れは、従来の全てのキャッシュエントリが無効になるか
ら、プロセッサがタスクを切り換えるたびに全キャッシ
ュを「フラッシュする（空にする）」ことを要する。新
しいタスクの開始時にはキャッシュは空であるから、タ
スクのそのような変更が開始された時にはヒットレート
は低くなる。

【００２５】

【実施例】仮想アドレスキャッシュ技術が示されている
図１を参照する。プロセッサは仮想アドレス（論理アド
レス）をキャッシュ１１へ供給する。仮想アドレスがキ
ャッシュメモリ１１に設けられていないとすると、仮想
アドレスはＭＭＵ１２へ供給され、そこで物理アドレス
へ変換される。物理アドレスはＤＲＡＭ１３へ供給さ
れ、それから希望のメモリ素子がＭＭＵへ供給され、論
理アドレスへ変換され、プロセッサによりアクセスする
ためにキャッシュ１１へ供給される。

【００２６】タスクスイッチングの欠点は、図２に示さ
れているように物理アドレスキャッシュにより克服でき
る。物理アドレスキャッシュにおいては、プロセッサ１
０は仮想アドレスをＭＭＵ１２へ供給する。ＭＭＵは仮
想アドレスを物理アドレスへ翻訳し、利用可能であるな
らばデータをキャッシュから検索する。さもないと、物
理アドレスはＤＲＡＭ１３へ供給され、データがキャッ
シュとＭＭＵを介してプロセッサ１０へ供給される。図
２に示す物理アドレスキャッシュ技術はタスクスイッチ
ングにより影響されることはない。というのは、仮想ア
ドレスはキャッシュメモリ１１をアクセスする前にＭＭ
Ｕにより変換されるからである。すなわち、種々のアプ
リケーションが同じ仮想アドレスを共有するとしても、
キャッシュのアクセス前に物理アドレスが終了させられ
るから、タスクが切り換えられた時にキャッシュメモリ
１１をフラッシュする必要はない。物理アドレスキャッ
シュ技術の欠点は、仮想アドレスを物理アドレスへ変換
するために要する時間を各メモリアクセスに対して必要
とすることである。

【００２７】本発明本発明は、スタチックＲＡＭキャッシュを必要とせず、
ＤＲＡＭだけを用いてコンピュータシステムへ主メモリ
を提供する方法と装置である。本発明は、ＤＲＡＭメモ
リのインターリーブされたバンクとページングメモリア
クセス技術を用いることにより、アクセス時間を短くす
る。ページ予測アルゴリズムはヒットレートを高くし
て、メモリの性能を向上させる。

【００２８】本発明はＤＲＡＭの多数のバンクをインタ
ーリーブして、ＤＲＡＭの実効サイクル時間を短くす
る。一般に、各メモリバンクは０からｎまでの番号をつ
けられた２ⁿ 個の隣接してアドレスされる物理的場所よ
り成る。ここに、ｎはコンピュータシステムのＣＰＵに
より出されたアドレスにおけるビットの数である。

【００２９】メモリのアクセスが順次行われるならば、
インターリーブ技術は動作を改良できる。インターリー
ブ技術は順次アドレッシングのためにＤＲＡＭのプリチ
ャージ時間（アドレス時間に影響する）を「隠す」ため
に用いられる。しかし、高速ページモード（スタチック
列モード）として知られている技術を用いることによ
り、実効アドレス時間を短くすることもできる。これに
より、アクセスが与えられたページ範囲内であるなら
ば、マイクロプロセッサはメモリ素子をページモードで
アクセスできる。既存のページに存在していないメモリ
場所に対してメモリアクセスが行われると、それは「ミ
ス」と呼ばれる。既存のページに存在するメモリ場所に
対するメモリアクセスは「ヒット」と呼ばれる。そのよ
うな技術を用いるシステムはミス中に完全ＤＲＡＭプリ
チャージの罰を課す。

【００３０】本発明は、費用がかからず、かつ構成を複
雑にすることなしに、キャッシュされたスタチックＲＡ
Ｍシステムの応答を行わせる、インターリーブされたＤ
ＲＡＭバンクを用いるページメモリ技術を提供するもの
である。本発明を用いるとキャッシングは求められな
い。

【００３１】本発明のブロック図が図３に示されてい
る。マイクロプロセッサすなわちＣＰＵ１０はアドレス
バス１４と、制御バス１５と、データバス１６とを含
む。アドレスバス１４はＤＲＡＭ制御器１７へ結合され
る。ＤＲＡＭ制御器１７はバス１９Ａ〜１９Ｄを介して
ＤＲＡＭメモリバンク２０Ａ〜２０Ｄとそれぞれ通信す
る。メモリバンク２０Ａ〜２０ＤのためのＲＡＳ信号と
ＣＡＳ信号が６ビット制御線２２Ａ〜２２Ｄへそれぞれ
供給される。

【００３２】４つのメモリバンクは４つの独立チャネル
１９Ａ〜１９Ｄによりドライブされる。本発明において
はメモリアレイは１〜２５６メガバイトの間であるが、
適当な任意のサイズにできる。各ＤＲＡＭは２５０ｋビ
ット、１Ｍビット、４Ｍビットまたは１６Ｍビットとす
ることができる。１つのメモリバンクがアクセスされて
いる間に、プログラムが現在のバンクすなわちページか
ら進む時に待ち状態を避けるために、残りの３つのバン
クは前もってロードされる。メモリの与えられた任意の
ページにある物理アドレスが互いにスタックされるよう
に、メモリバンクはインターリーブされる。ＤＲＡＭメ
モリバンクのメモリ編成の例は以下の通りである。この
例においては、５１２ページに等しい９ビットワイドの
行アドレスを有する２５６×４のＤＲＡＭが利用され
る。

【００３３】アドレスＭＳＢＳＢＡ２１Ａ２行バンク列バンクページ００００００００００００００００００００００＝＝＝＝＝＝＝＝０００００００００００１１１１１１１１１００００００００００００１０００００００００１０＝＝＝＝＝＝＝＝００００００００００１１１１１１１１１１１００００００００００１００００００００００２０＝＝＝＝＝＝＝＝０００００００００１０１１１１１１１１１２００００００００００１１０００００００００３０＝＝＝＝＝＝＝＝０００００００００１１１１１１１１１１１３００００００００００００００００００００００１＝＝＝＝＝＝＝＝０００００００００００１１１１１１１１１０１００００００００００１０００００００００１１００００００００００１１１１１１１１１１１１＝＝＝＝＝＝＝＝＝＝＝＝１１１１１１１１１１１０００００００００３５１１＝＝＝＝１１１１１１１１１１１１１１１１１１１１３５１１

【００３４】本発明は、コードの動きとデータフェッチ
を考慮に入れる独特のページ交換アルゴリズムを含むこ
とにより高性能を達成するものである。コードの動きと
データフェッチのために、ページセットアップを最適に
して高いヒットレートを保証する。平均待ち状態が０と
０．２の間であるように、ヒットレートは８０〜１００
％の範囲にある。アルゴリズムはプログラムコードデー
タフェッチ先読みに対して働きかける。引き続くメモリ
アクセスのコードフェッチまたはデータフェッチが起こ
る場所を予測することにより、予測のより最近の結果
で、起動されていないページを前もってセットアップで
きる。通常のキャッシュ制御器は、キャッシュミスが生
じた時にデータをキャッシュメモリへフェッチし、１つ
または複数のラインをプリフェッチする。したがって、
ミスが生ずると常にＤＲＡＭアクセスが行われる結果と
なり、１つまたは複数の待ち状態が生ずることを意味す
る。本発明は、コードとデータの動きをモニタすること
によりヒットレートを高くする。この動きを基にして、
制御器は、ページの変更が起こる前にＤＲＡＭページを
どのようにしてセットアップするかを前もって決定す
る。予測が正しいとすると、ページが代わっても必ずし
も待機状態になることはない。

【００３５】直線的に進むプログラムが区別されたペー
ジをアクセスするように、隣接するバンク内のアドレス
空間をマップすることにより高いヒットレートが達成さ
れる。したがって、メモリをプリチャージするためにペ
ージ変更は待機状態にならない。

【００３６】ＤＲＡＭのタイミングは３つの基本的な部
分、すなわち、伝播時間と、ＲＡＳ／（ｔＲＡＣ）、Ｃ
ＡＳ／（ｔＣＡＣ）および列アドレスアクセス時間（ｔ
ＡＡ）と、プリチャージ時間とで構成される。ＤＲＡＭ
の伝播遅れはＤＲＡＭサイクル時間に、アドレスマルチ
プレクサと入出力バッファにより引き起こされる伝播時
間を加えたものである。本発明は、９〜３６個のＤＲＡ
Ｍで構成できる４つの別々のアレイにメモリを分割する
ことにより、アドレス遅延を短くするものである。こう
すると容量負荷が４５〜１８０ピコファラッドに減少す
る。列アドレスの伝播時間は、列アドレスのための統合
された高速経路により短縮されていた。このために非パ
イプラインモードで零待機状態を達成することが可能に
される。リフレッシュ時間をメモリアクセスサイクル中
に隠すことができる。１つのメモリバンクがアクセスさ
れている間に、リフレッシュが要求されるたびに残りの
３つのバンクがリフレッシュされる。リフレッシュはＣ
ＡＳ＼ｂｅｆｏｒｅＲＡＳ＼リフレッシュであって、Ｒ
ＡＳ＼ｏｎｌｙリフレッシュと比較してスイッチング電
流を減少するという利点が得られる。

【００３７】本発明の好適な実施例においては、最長時
間が１００マイクロ秒である個々のメモリバンクを選択
できる。その時間の経過後に行をプリチャージせねばな
らない。本発明は内部リフレッシュ要求のカウントを維
持し、５回の要求（約７５マイクロ秒の後に起こる）の
後でＲＡＳ／ｌｉｎｅをデアサートする。１回のリフレ
ッシュが終わった後で、ページアドレスはＤＲＡＭバン
クへ再びロードされる。リフレッシュが要求された時は
（約１５秒ごとに行われる）、残りのページは連続して
リフレッシュされる。特定のバンクへのフェッチがなく
なると、待っているリフレッシュが直ちに実行される。
多数のリフレッシュが実行される時にはアクセスは認め
られるが、アクセスを開始できる前にリフレッシュの進
行が終わらされる。このリフレッシュ技術ではリフレッ
シュオーバヘッドがほぼ零まで減少させられる。

【００３８】本発明で用いられるメモリ構成が図４に示
されている。この例においては、バンクＡ〜Ｄとして記
されている、おのおの９個のメモリで構成されている４
つの別々のアレイへメモリが分割される。バンクＡはメ
モリ３０Ａ〜３８Ａを含み、バンクＢはメモリ３０Ｂ〜
３８Ｂを含み、バンクＣはメモリ３０Ｃ〜３８Ｃを含
み、バンクＤはメモリ３０Ｄ〜３８Ｄを含む。各メモリ
は６４キロビット×４、２５６キロビット×４または１
メガバイト×４とすることができる。メモリ３８Ａ〜３
８Ｄはデータの妥当性検査のためにパリティビットを受
ける。

【００３９】行アドレス選択信号ＣＡＳＡ〜ＲＡＳＤが
メモリバンクＡ〜Ｄへそれぞれ供給されて、メモリアレ
イ内の行を選択する。列選択信号は希望のメモリ素子内
の適切な列を選択する。バンクＡについて考えると、列
選択信号ＣＡＳＡ０〜ＣＡＳＡ３が供給される。ＣＡＳ
Ａ０はメモリバンク３６Ａと３７Ａへ結合される。信号
ＣＡＳＡ１はメモリバンク３４Ａと３５Ａへ結合され
る。信号ＣＡＳＡ２はメモリバンク３２Ａと３３Ａへ結
合される。信号ＣＡＳＡ３はメモリバンク３０Ａと３１
Ａへ結合される。同様に、列選択信号ＣＡＳＢ０〜Ｂ
３がバンクＢのメモリへ供給され、信号ＣＡＳＣ０〜
Ｃ３がバンクＣへ供給され、信号ＣＡＤ０〜Ｄ３がバ
ンクＤへ供給される。

【００４０】図３のＤＲＡＭ制御器１７の詳細図が図５
に示されている。このＤＲＡＭ制御器１７はプロセッサ
制御バス１５へ結合される。プロセッサ制御バス１５は
制御信号を制御ブロック４３へ供給する。それらの制御
信号はＷ／Ｒ，Ｄ／Ｃ，Ｍ／Ｏ，リセット，ＡＤＳ，ク
ロック，ＲＳ１６およびＡ２０ゲートの各信号を含む。
プロセッサアドレスバス１４はアドレス情報をアドレス
ラッチ４４へ供給する。制御ブロック４３は出力信号を
バス４７へ供給する。遅延線ブロック６８が出力信号７
０をＲＡＳ／ＣＡＳ発生器クロック６９へ供給する。マ
イクロプロセッサにより供給されるバイトイネイブル信
号４０はアドレスラッチブロック４４へ結合される。ア
ドレスラッチ４４は出力をバス４７を介してページ交換
ブロック５３と、論理ブロック５５と、プログラムの流
れ検出器ブロック５９とへ供給する。

【００４１】モード選択信号４１がモード制御ブロック
４９へ供給される。モード制御ブロック４９は出力をバ
ス４７を介してＲＡＳ／ＣＡＳ発生器ブロック６９へ供
給される。ディスエイブルリフレッシュ信号４２がリフ
レッシュブロック５１へ供給される。このリフレッシュ
ブロック５１は、適切な行と列を希望に応じてリフレッ
シュできるように、カウンタを含む。リフレッシュブロ
ック５１は出力信号をバス４７を介してＲＡＳ／ＣＡＳ
発生器ブロック６９へ供給する。ＲＡＳ／ＣＡＳ発生器
ブロック６９はバス５４を介して交換ブロック５３へも
結合される。ページ交換ブロック５３はアップ／ダウン
カウンタを含み、出力５６〜５８を論理ブロック５５へ
供給する。プログラムの流れ検出器ブロック５９は出力
をバス４７へ供給する。

【００４２】ＲＡＳ／ＣＡＳ発生器ブロック６９は出力
をバス６２を介して出力ブロック６４Ａ，６４Ｂ，６４
Ｃ，６４Ｄへ供給する。ページ交換ブロック５３は出力
をバス６２を介して出力ブロック６４Ａ〜６４Ｄへ供給
する。出力ブロック６４Ａ〜６４Ｄはアドレス情報をバ
ス１９Ａ〜１９Ｄをそれぞれ介してメモリバンクＡ〜Ｄ
へ供給する。出力ブロック６４Ａ〜６４Ｄは行アドレス
信号、列アドレス信号ＣＡＳ０〜ＣＡＳ３を各メモリバ
ンクへ供給し、かつ書込みイネイブル信号を供給する。

【００４３】各メモリバンクは自身のアドレスを有し、
かつ自身のページレジスタを有する。したがって、従来
の技術におけるよりも多くのページを「活動的」（アク
セス可能）にできる。活動的なページが多くなると、ビ
ットレートが高くなり、平均アクセス時間が短くなる。

【００４４】ページ交換アルゴリズム本発明では、ＲＯＷプリチャージの数と長いＲＡＳ／Ｃ
ＡＳアクセスサイクルの数が最少にされるから、待ち状
態の数が本発明により減少させられる。ページを前もっ
て最も効果的にセットアップするための鍵は、残ってい
る活動していないページの正しいページ選択の背後のア
ルゴリズムである。

【００４５】下記の変数について考える。・セットアップのない２／３／４ウェイシングルバンク
インターリーブ・コードとデータの動き−増加または減少・ランダムページセットアップ・リフレッシュ後のページ再ロード・リセット後のページプリロード

【００４６】コードフェッチとデータフェッチの動きは
著しい特徴を有する。ランダム型データフェッチは、ア
レイのスタックアクセスまたはデータ転送であるらしい
順次型データフェッチとは異なるやり方で、残りのペー
ジをセットアップすることを求める。

【００４７】現在のアクセスがコードフェッチであると
すると、残りのページは最後に起きたデータフェッチへ
セットアップされる。コードフェッチまたはデータフェ
ッチがページの境界に接近したとすると、隣接する１つ
のページが自動的にセットアップされて、１つのページ
から次のページへ移動できるようにし、その間に残りの
ページはデータフェッチのためにセットアップされる。

【００４８】ページ記述子全てのバンクには現在のページ記述子ブロック（ＣＰＤ
Ｂ）および履歴ページ記述子ブロック（ＨＰＤＢ）と呼
ばれる２つのページ記述子がある。

【００４９】ページ記述子はバンク番号と、ある数のフ
ラッグと、ページアドレスとで構成される。ページのア
ドレスサイズは電源投入の後で決定される。ページ記述
子のためのマスクレジスタは使用されていないアドレス
ビットである。あるビットがマスクレジスタにセットさ
れたとすると、アドレスビットは無効にされる。

【００５０】あらゆるバンクのためのページ記述子は、
バンクを前もってどのようにセットアップするかを決定
するために用いられる情報を保持する。ページ記述子は
下記のように構成される。

【００５１】：Ｂ０Ｂ１Ｈ／ＣＰＤＢ＼ＡＣＴＲＦＤ／Ｃ＼ＰＣＣＲＣＤ：Ｂ０Ｂ１それら２つのビットはバンク番号を含む。

【００５２】Ｈ／ＣＰＤＢ＼このビットがセットされたとすると、ページ記述子は履
歴ページ記述子である。現在のページ記述子の内容は、
ページを離れた後で、履歴ページ記述子へロードされ
る。

【００５３】ＡＣＴこのビットは、現在のアクセスがこのバンクに対するも
のであればセットされ、現在のアクセスが異なるバンク
に対するものであればリセットされる。

【００５４】ＲＦバンクがリフレッシュされる間にこのビットはセットさ
れる。リフレッシュ後は、ページはＤＲＡＭへ再びロー
ドされる。

【００５５】Ｄ／Ｃ＼このビットは、現在のアクセスがデータフェッチであれ
ばセットされ、現在のアクセスがコードフェッチであれ
ばリセットされる。

【００５６】ＲＣＣページがランダムな場所から出て、アクセスがコードア
クセスであるならば、このビットはセットされる。ペー
ジが順次出るならばこのビットはリセットされる。

【００５７】ＲＣＤページがランダムな場所から出て、アクセスがデータア
クセスであるならば、このビットはセットされる。ペー
ジが順次出るならばこのビットはリセットされる。

【００５８】本発明を用いるメモリアクセス動作の流れ
図が図６に示されている。ステップ１０１においては、
アクセスされるページ（マイクロプロセッサによりアク
セスされるページ）を起動させる試みが行われる。アク
セスされたページの利用可能性がステップ１０２におい
て判定される。ページが失われないとすると、すなわ
ち、メモリバンクＡ，Ｂ，ＣまたはＤの１つでページが
見つかったとすると、システムはステップ１０３へ進
み、高速ページアクセスが行われる。

【００５９】アクセスされるページがメモリバンクＡ，
Ｂ，Ｃ，Ｄから失われたとすると、システムはステップ
１０４へ進み、ページは活動状態を解除される。それか
らシステムはステップ１０５へ進み、新しいページのセ
ットアップが行われる。新しいページのセットアップは
本発明のページ予測アルゴリズムに従って行われる。

【００６０】本発明のページ予測アルゴリズムは図７に
示すようにいくつかの並列動作を用いる。リセット状態
１１０の時には、ステップ１１１においてバンクＤが最
も上のアドレスへセットされ、バンクＡは最も下のアド
レスへセットされる。ステップ１１３において、スタッ
クは、可能であれば、アクセスされたページを含むため
にセットアップされる。コードおよびデータをアクセス
するためには、参照されているアドレスがステップ１１
４において上限にあるものとすると、セットアップされ
るページはステップ１１５において現在の行より上でな
ければならない。ステップ１１６において、参照される
アドレスが下限にあるものとすると、セットアップされ
るページはステップ１１７において現在の行より低くな
ければならない。コードアドレスのためには、ステップ
１１８においてコードがランダムに変更されるものとす
ると、ページセットアップは、ステップ１１９において
参照されたコードを含んでいる以前のページに対するも
のである。

【００６１】図７に示されている動作は並列に実行され
る。メモリのあらゆるアクセスに対して、履歴はページ
記述子レジスタに維持される。その履歴は最後のメモリ
アクセスを含み、コードアクセス、データアクセス、ス
タックアクセス等としてそれを識別する。

【００６２】以上、多ページＤＲＡＭに対するページ予
測法およびその装置について説明した。

【図面の簡単な説明】

【図１】従来のキャッシュシステムのブロック図であ
る。

【図２】従来の別のキャッシュシステムのブロック図で
ある。

【図３】本発明のブロック図である。

【図４】本発明のメモリアレイ構成のブロック図であ
る。

【図５】図３の制御器の詳しいブロック図である。

【図６】本発明のメモリアクセスの流れ図である。

【図７】本発明のページセットアップ技術のいくつかの
並列動作を示す。

【符号の説明】

１０ＣＰＵ１４アドレスバス１５制御バス１６データバス１７ＤＲＡＭ制御器２０ＤＲＡＭバンク４３制御ブロック４４アドレスラッチ５３ページ交換ブロック６８遅延線ブロック６９ＲＡＳ／ＣＡＳ発生器ブロック

Claims

【特許請求の範囲】

【請求項１】複数のメモリバンクと、処理手段と前記複数のメモリバンクへ結合され、前記処
理手段からメモリページアドレスを受け、それらのメモ
リページアドレスに応じて、前記複数のメモリバンクの
１つへ前記メモリページアドレスを供給する制御手段
と、を備え、前記メモリバンクは前記複数のメモリバン
クの隣接する１つへマップされる関連するアドレス空間
を有する記憶装置。