JPS6044694B2 - デジタルデ−タレコ−ダ - Google Patents
デジタルデ−タレコ−ダInfo
- Publication number
- JPS6044694B2 JPS6044694B2 JP55177254A JP17725480A JPS6044694B2 JP S6044694 B2 JPS6044694 B2 JP S6044694B2 JP 55177254 A JP55177254 A JP 55177254A JP 17725480 A JP17725480 A JP 17725480A JP S6044694 B2 JPS6044694 B2 JP S6044694B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- submemory
- memory
- memory storage
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/05—Digital input using the sampling of an analogue quantity at regular intervals of time, input from a/d converter or output to d/a converter
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Human Computer Interaction (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Description
【発明の詳細な説明】
本発明は、デジタルデータレコーダに係り、特に核融
合実験装置、粒子加速装置等のアナログ信号計測システ
ムにおいて、計測対象のイベント的τ日０Ａらマ１４−
ｌ−ｆＬ、ハ壬１５眉１１１←ｉ＝ｊ１−１日Λ ′
、、、、 マいＩ！ 一 −前のデータを自動的に記録
し、かつイベント発生後のデータも記録するアナログ−
デジタル変換計測に関するものである。
合実験装置、粒子加速装置等のアナログ信号計測システ
ムにおいて、計測対象のイベント的τ日０Ａらマ１４−
ｌ−ｆＬ、ハ壬１５眉１１１←ｉ＝ｊ１−１日Λ ′
、、、、 マいＩ！ 一 −前のデータを自動的に記録
し、かつイベント発生後のデータも記録するアナログ−
デジタル変換計測に関するものである。
イベントが発生した以前のデータをデジタル値として
記録する方法としては、従来メモリをサイクリツクに書
き込み、更新を行ないイベントが発生した時点でストッ
プさせる方法がある。
記録する方法としては、従来メモリをサイクリツクに書
き込み、更新を行ないイベントが発生した時点でストッ
プさせる方法がある。
これによると、ある一定時間前の現象は記録できるが、
イベントが発生した後に引き続き継続する現象を゜記録
することができない。また、別の方法として、常時ある
一定サイクルでデータを記録する方法が考えられるが、
デジタル値として記録するにはメモリ量がぼう大となり
、逆にメモリ量を制限すればサンプル周期を大きくしな
ければならず、精度のよい記録はできない。 本発明の
目的は、イベント発生の前後の事象をデジタル値として
、複数チャネルのデータを任意の周期で任意のチャネル
を記録することができるデジタルデータレコーダである
。
イベントが発生した後に引き続き継続する現象を゜記録
することができない。また、別の方法として、常時ある
一定サイクルでデータを記録する方法が考えられるが、
デジタル値として記録するにはメモリ量がぼう大となり
、逆にメモリ量を制限すればサンプル周期を大きくしな
ければならず、精度のよい記録はできない。 本発明の
目的は、イベント発生の前後の事象をデジタル値として
、複数チャネルのデータを任意の周期で任意のチャネル
を記録することができるデジタルデータレコーダである
。
本発明の好適な一実施例であるデジタルデータレコー
ダは、第１図に示すように、複数のアナログ入力信号１
を一定時間ホールドするアナログホールド回路２、１つ
のＡ−Ｄ変換回路４、その前段後段にそれぞれ設けられ
たアナログ用チャネルマルチプレクサ３およびデジタル
用マルチプレクサ５およびこれらの動作時間をサンプリ
ングクロツクＣＬＫに同期して制御するＡ−Ｄ変換タイ
ミングコントローラから成る通常に多チヤネルＡ−Ｄ変
換装置と、デジタル化したデータをチヤネル・．サンプ
ル別に一次的にたくわえておくサイクリツクメモリ（以
後サブメモリと称す）８とサブメモリ８のデータを記録
用として容量の大きい主データメモリ（以後メインメモ
リと称す）１６ヘデータを転送する際に、チヤネル数、
プレトリガのデータ量をあらかじめ設定した１７，１８
，１９ように制御を行なうチヤネルゲート回路１０、メ
モリ格納スイツチング回路１２、メモリ格納コントロー
ラ１３およびデータを記録するメインメモリ１６により
構成する。
ダは、第１図に示すように、複数のアナログ入力信号１
を一定時間ホールドするアナログホールド回路２、１つ
のＡ−Ｄ変換回路４、その前段後段にそれぞれ設けられ
たアナログ用チャネルマルチプレクサ３およびデジタル
用マルチプレクサ５およびこれらの動作時間をサンプリ
ングクロツクＣＬＫに同期して制御するＡ−Ｄ変換タイ
ミングコントローラから成る通常に多チヤネルＡ−Ｄ変
換装置と、デジタル化したデータをチヤネル・．サンプ
ル別に一次的にたくわえておくサイクリツクメモリ（以
後サブメモリと称す）８とサブメモリ８のデータを記録
用として容量の大きい主データメモリ（以後メインメモ
リと称す）１６ヘデータを転送する際に、チヤネル数、
プレトリガのデータ量をあらかじめ設定した１７，１８
，１９ように制御を行なうチヤネルゲート回路１０、メ
モリ格納スイツチング回路１２、メモリ格納コントロー
ラ１３およびデータを記録するメインメモリ１６により
構成する。
第２図のＡ−Ｄ変換の動作とイベント発生前後の記録
計測データの関係を時間的に示す。
計測データの関係を時間的に示す。
サンプリングクロツクＣＬＫに同期して、チヤネル１〜
ｎのアナログ信号は１回のサンプルとしＡ−Ｄ変換され
ｎ個のデジタルデータ化される。ある時Ｔでイベントが
発生した場合、本実施例のデジタルデータレコーダは、
イベント発生時Ｔよりｍサンブル前のデータ（プレトリ
ガデータ）ＰＴＤおよびイベント発生後のデータを計測
データＳＤとしてメモリに格納することができるもので
ある。 第３図にサブメモリ８のメモリマツプとこれに
格納されるデジタルデータを示す。サブメモリ８は、メ
モリマツプのようにチヤネル番地Ｃとサンプル番地Ｓの
２次元番地で指定される。サンプリングクロツクＣＬＫ
に同期して得られるデジタルデータは、１サンプル毎に
Ｃ１〜Ｃｎのデータおよびサンプル毎にＳ１〜Ｓｍのデ
ータとして時間的に早いデータからサブメモリ８のメモ
リマツプのＳ１−Ｃ１、Ｓ１−Ｃ２、Ｓ１−Ｃ３、
ｓ１−ｃｎ１Ｓ２−Ｃ１、Ｓ２−Ｃ２、 ｓ
２−ｃｎ１Ｓｍ−Ｃ１、 Ｓｍ−Ｃｎという順序
で書き込まれ、Ｓｍ−Ｃｎのあとは、また先願のＳ１−
Ｃ１から順次Ｓｌ−Ｃ２、Ｓ１−Ｃく ・・・・とサ
イクリツクに更新されていく。イベントが時刻Ｔ１に発
生した時サブアドレスのサンプル番地ｋに最新のデー夕
が書き込まれていたとすると、サブメモリ８のデータは
サンプル番地ｋ＋１のＣ１から順次Ｓｋ＋１−Ｃ２、Ｓ
ｋ＋１−Ｃ＼ ・・Ｓｋ＋２−Ｃ１、Ｓｋ＋２−Ｃ
２、 、Ｓｋ−１−Ｃ１、 ・・Ｓｋ−１ーＣ
ｎとメインメモリ１６にデータが格納され、その後も引
き続きサブメモリ８内のデータはメインメモリに格納さ
れていく。 一方、第１図に示すように、サブメモリ８
はチヤネル数ｎ１サンプル数ｍのアドレスをもつ一時格
納用メモリであるが、被計測対象（つまりチヤネル数ｎ
）の中から記録すべき対象（チヤネル）を選択する機能
および、記録データのサンプル周期をＡ−Ｄ変換周期の
整数分の１（１／ＩＮＩ＝ １、２、３、 ・・・り
として記録する機能およびイベントが発生する前のデー
タとして記録するデータサンプル数Ｊをサブメモリ８の
サンプル番地ｍより小さい範囲で任意に設定できる（Ｊ
≦ｍ１Ｊ：記録データサンプル数）機能を有し、このた
め第１図のメモリ格納コントローラ１３にあらかじめプ
レトリガデータのサンプル数設定１７、サンプル周期設
定１８、サンプルデータのチヤネル設定１９を行ない、
この設定にもとづいてメモリ格納コントローラ１３はチ
ヤネルゲート回路１ ０、サブメモリ読出回路９、メモ
リ格納スイツチング回路１２に対し制御信号１１， １
４， １５を出力する。
ｎのアナログ信号は１回のサンプルとしＡ−Ｄ変換され
ｎ個のデジタルデータ化される。ある時Ｔでイベントが
発生した場合、本実施例のデジタルデータレコーダは、
イベント発生時Ｔよりｍサンブル前のデータ（プレトリ
ガデータ）ＰＴＤおよびイベント発生後のデータを計測
データＳＤとしてメモリに格納することができるもので
ある。 第３図にサブメモリ８のメモリマツプとこれに
格納されるデジタルデータを示す。サブメモリ８は、メ
モリマツプのようにチヤネル番地Ｃとサンプル番地Ｓの
２次元番地で指定される。サンプリングクロツクＣＬＫ
に同期して得られるデジタルデータは、１サンプル毎に
Ｃ１〜Ｃｎのデータおよびサンプル毎にＳ１〜Ｓｍのデ
ータとして時間的に早いデータからサブメモリ８のメモ
リマツプのＳ１−Ｃ１、Ｓ１−Ｃ２、Ｓ１−Ｃ３、
ｓ１−ｃｎ１Ｓ２−Ｃ１、Ｓ２−Ｃ２、 ｓ
２−ｃｎ１Ｓｍ−Ｃ１、 Ｓｍ−Ｃｎという順序
で書き込まれ、Ｓｍ−Ｃｎのあとは、また先願のＳ１−
Ｃ１から順次Ｓｌ−Ｃ２、Ｓ１−Ｃく ・・・・とサ
イクリツクに更新されていく。イベントが時刻Ｔ１に発
生した時サブアドレスのサンプル番地ｋに最新のデー夕
が書き込まれていたとすると、サブメモリ８のデータは
サンプル番地ｋ＋１のＣ１から順次Ｓｋ＋１−Ｃ２、Ｓ
ｋ＋１−Ｃ＼ ・・Ｓｋ＋２−Ｃ１、Ｓｋ＋２−Ｃ
２、 、Ｓｋ−１−Ｃ１、 ・・Ｓｋ−１ーＣ
ｎとメインメモリ１６にデータが格納され、その後も引
き続きサブメモリ８内のデータはメインメモリに格納さ
れていく。 一方、第１図に示すように、サブメモリ８
はチヤネル数ｎ１サンプル数ｍのアドレスをもつ一時格
納用メモリであるが、被計測対象（つまりチヤネル数ｎ
）の中から記録すべき対象（チヤネル）を選択する機能
および、記録データのサンプル周期をＡ−Ｄ変換周期の
整数分の１（１／ＩＮＩ＝ １、２、３、 ・・・り
として記録する機能およびイベントが発生する前のデー
タとして記録するデータサンプル数Ｊをサブメモリ８の
サンプル番地ｍより小さい範囲で任意に設定できる（Ｊ
≦ｍ１Ｊ：記録データサンプル数）機能を有し、このた
め第１図のメモリ格納コントローラ１３にあらかじめプ
レトリガデータのサンプル数設定１７、サンプル周期設
定１８、サンプルデータのチヤネル設定１９を行ない、
この設定にもとづいてメモリ格納コントローラ１３はチ
ヤネルゲート回路１ ０、サブメモリ読出回路９、メモ
リ格納スイツチング回路１２に対し制御信号１１， １
４， １５を出力する。
第４図に本発明のデジタルデータレコーダを計算機に
よるアナログ信号計測システムに適用した場合の構成例
を示す。
よるアナログ信号計測システムに適用した場合の構成例
を示す。
計算機２０は計測前にデジタルデータレコーダの記録デ
ータチヤネル数、プレトリガデータのワード数（データ
量）およびサンプル周期のステツプ数（記録データのサ
ンプル周期）を計算機バス２１を介して設定し、リアル
タイムには計測データはデジタルデータレコーダ ８か
らメインメモ！川６に記録され、計測終了後メインメモ
リのデータを計算機２０が読取り後処理を行なう。検出
器１，２， ・・， Ｉの出力信号はレベル調整器
により一定範囲のレベルにノーマライズされデジタルデ
ータレコーダ２３のＡ−・Ｄ変換部２４に入力され、逐
次デジタル化されサブメモリ８にサイクリツクに一時格
納される。第 ５図に被計測信号の計測タイムチヤート
を示す。イベントトリガ信号発生前はＡ−Ｄ変換された
データＣはサブメモリにサイクリツクに格納されるノだ
けでメインメモリへの転送はないが、Ｔ１の時点でイベ
ントが発生すれば、Ｔ１時刻にサブメモ リに入つてい
るデータが最も古い方から逐次メインメモリヘ転送され
、イベント発生後のデータも引き続きサブメモリからメ
インメモリヘ記録される。従つて第５図の計測記録デー
タとして、イベント発生前のデータ（プレトリガデータ
）ＰＴＤを含めた一連の計測データが記録されることに
なる。 本発明によれば、従来のイベント記録器が持つ
イベント発生前のデータ記録機能と従来のタイムオリエ
ントな計測（つまりあるタイミング信号以後のデータ記
録）機能を兼ねそなえたデータレコーダであるとともに
、プレトリガデータのデータ量の設定、多チヤネル選択
設定機能があり、被計測信号の信号変化率、イベント発
生前の記録を要する時間、メインメモル容量に応じて最
適なプレトリガデータの記録条件が設定できる。
ータチヤネル数、プレトリガデータのワード数（データ
量）およびサンプル周期のステツプ数（記録データのサ
ンプル周期）を計算機バス２１を介して設定し、リアル
タイムには計測データはデジタルデータレコーダ ８か
らメインメモ！川６に記録され、計測終了後メインメモ
リのデータを計算機２０が読取り後処理を行なう。検出
器１，２， ・・， Ｉの出力信号はレベル調整器
により一定範囲のレベルにノーマライズされデジタルデ
ータレコーダ２３のＡ−・Ｄ変換部２４に入力され、逐
次デジタル化されサブメモリ８にサイクリツクに一時格
納される。第 ５図に被計測信号の計測タイムチヤート
を示す。イベントトリガ信号発生前はＡ−Ｄ変換された
データＣはサブメモリにサイクリツクに格納されるノだ
けでメインメモリへの転送はないが、Ｔ１の時点でイベ
ントが発生すれば、Ｔ１時刻にサブメモ リに入つてい
るデータが最も古い方から逐次メインメモリヘ転送され
、イベント発生後のデータも引き続きサブメモリからメ
インメモリヘ記録される。従つて第５図の計測記録デー
タとして、イベント発生前のデータ（プレトリガデータ
）ＰＴＤを含めた一連の計測データが記録されることに
なる。 本発明によれば、従来のイベント記録器が持つ
イベント発生前のデータ記録機能と従来のタイムオリエ
ントな計測（つまりあるタイミング信号以後のデータ記
録）機能を兼ねそなえたデータレコーダであるとともに
、プレトリガデータのデータ量の設定、多チヤネル選択
設定機能があり、被計測信号の信号変化率、イベント発
生前の記録を要する時間、メインメモル容量に応じて最
適なプレトリガデータの記録条件が設定できる。
第１図は本発明のブロツク構成図、第２図は本発明の
データ記録タイムチヤート、第３図はサブメモリのメモ
リ格納状態を表わした図、第４図は本発明を計算機計測
システムに適用した構成例を示す図、第５図はデータ記
録タイムチヤートの一例を示す図である。 １・・・・・アナログ入力信号、２・・・・・アナロ
グホールド回路、３・・・・・・チヤネルマルチプレク
サ（アナログ）、４・・・・・・Ａ−Ｄ変換回路、５・
・・・・チヤネルマルチプレクサ（デジタル）、６・・
・・・・Ａ−Ｄ変換タイミングコントローラ、７・・・
・・・タイミングコントロール信号、ＣＬＫ・・・・・
サンプリングクロツク、８・・・・・・サブメモリ、９
・・・・・・サブメモリ読出回路、１０・・・・・チヤ
ネルゲート回路、１１・・・・・・チヤネル選択信号、
１２・・・・・メモリ格納スイッチング回路、１３・・
・・・メモリ格納コントローラ、１４・・・・・スイツ
チング制御信号、１５・・・・・・サブメモリ読出制御
信号、１６・・・・・メインメモｌ八ＩＴ・・・・・・
イべントトリガ信号、１７・・・・・・プレトリガデー
タのサンプル数設定、１８・・・・・・プレトリガデー
タのサンプル周期設定、１９・・・・・・サンプルデー
タのチヤネル設定、ｎ・・・・・チヤネル数、ｍ・・・
・・・サブメモリの格納サンプル数、Ｌ・・・・・・メ
インメモリの格納サンプル数。
データ記録タイムチヤート、第３図はサブメモリのメモ
リ格納状態を表わした図、第４図は本発明を計算機計測
システムに適用した構成例を示す図、第５図はデータ記
録タイムチヤートの一例を示す図である。 １・・・・・アナログ入力信号、２・・・・・アナロ
グホールド回路、３・・・・・・チヤネルマルチプレク
サ（アナログ）、４・・・・・・Ａ−Ｄ変換回路、５・
・・・・チヤネルマルチプレクサ（デジタル）、６・・
・・・・Ａ−Ｄ変換タイミングコントローラ、７・・・
・・・タイミングコントロール信号、ＣＬＫ・・・・・
サンプリングクロツク、８・・・・・・サブメモリ、９
・・・・・・サブメモリ読出回路、１０・・・・・チヤ
ネルゲート回路、１１・・・・・・チヤネル選択信号、
１２・・・・・メモリ格納スイッチング回路、１３・・
・・・メモリ格納コントローラ、１４・・・・・スイツ
チング制御信号、１５・・・・・・サブメモリ読出制御
信号、１６・・・・・メインメモｌ八ＩＴ・・・・・・
イべントトリガ信号、１７・・・・・・プレトリガデー
タのサンプル数設定、１８・・・・・・プレトリガデー
タのサンプル周期設定、１９・・・・・・サンプルデー
タのチヤネル設定、ｎ・・・・・チヤネル数、ｍ・・・
・・・サブメモリの格納サンプル数、Ｌ・・・・・・メ
インメモリの格納サンプル数。
Claims (1)
- １ アナログ入力信号をデジタル信号に変換するＡ−Ｄ
変換回路と、前記Ａ−Ｄ回路の出力信号をサイクリツク
に書込み更新していくサブメモリと、前記サブメモリの
後段に設けられたメインメモリと、イベントが発生した
時に前記サブメモリ内に記憶されているデータの前記メ
インメモリ内への書込みを制御する手段とからなり、前
記制御手段は、メモリ格納コントローラと、前記メモリ
格納コントローラと前記サブメモリ間に接続されたサブ
メモリ読出回路と、前記サブメモリと前記メインメモリ
間に順次接続されたチャンネルゲート回路およびメモリ
格納スイッチング回路とから構成され、前記サブメモリ
、前記チャンネルゲート回路および前記メモリ格納スイ
ッチング回路は、予じめ設定されたプレトリガデータの
サンプル数、サンプル周期、およびサンプルデータのチ
ャンネル数に基づいて前記メモリ格納コントローラから
出力される信号によつて制御されることを特徴とするデ
ジタルデータレコーダ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55177254A JPS6044694B2 (ja) | 1980-12-17 | 1980-12-17 | デジタルデ−タレコ−ダ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55177254A JPS6044694B2 (ja) | 1980-12-17 | 1980-12-17 | デジタルデ−タレコ−ダ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57101935A JPS57101935A (en) | 1982-06-24 |
| JPS6044694B2 true JPS6044694B2 (ja) | 1985-10-04 |
Family
ID=16027853
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55177254A Expired JPS6044694B2 (ja) | 1980-12-17 | 1980-12-17 | デジタルデ−タレコ−ダ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6044694B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03105391U (ja) * | 1990-02-15 | 1991-10-31 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59194294A (ja) * | 1983-03-26 | 1984-11-05 | 富士ファコム制御株式会社 | アナログデ−タ収集システム |
| JPS6116373A (ja) * | 1984-06-29 | 1986-01-24 | Fuji Facom Corp | デ−タ収集処理方式 |
-
1980
- 1980-12-17 JP JP55177254A patent/JPS6044694B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03105391U (ja) * | 1990-02-15 | 1991-10-31 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57101935A (en) | 1982-06-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH04504642A (ja) | 固体高速フレーム・レコーダにおけるコマンド記録による記録 | |
| JPH0628773A (ja) | 記録再生方法 | |
| RU2101755C1 (ru) | Бортовая система регистрации полетных данных | |
| SU1168973A1 (ru) | Устройство дл воспроизведени запаздывающих функций | |
| JPS63244143A (ja) | 情報処理方式 | |
| SU881727A1 (ru) | Устройство дл сбора дискретной информации | |
| JPS62212848A (ja) | フレキシブルイベントレコ−ダ | |
| SU765881A1 (ru) | Аналоговое запоминающее устройство | |
| SU1049952A1 (ru) | Система дл приема информации | |
| SU1471223A1 (ru) | Цифровое устройство задержки | |
| SU1564649A1 (ru) | Многоканальное устройство дл регистрации аналоговых и цифровых сигналов | |
| SU832602A1 (ru) | Аналоговое запоминающее устройство | |
| SU617776A1 (ru) | Устройство запоминани и многократного воспроизведени электрических импульсов | |
| SU1269274A1 (ru) | Цифровой компенсатор выпадений телевизионного сигнала ркости | |
| SU489124A1 (ru) | Устройство дл регистрации информации | |
| SU1587525A1 (ru) | Устройство дл управлени обменом информацией процессора с пам тью | |
| SU983748A1 (ru) | Устройство дл регистрации информации | |
| SU1578706A1 (ru) | Устройство дл ввода информации от аналоговых датчиков | |
| GB2129238A (en) | Snapshot recorder | |
| SU1249546A1 (ru) | Устройство дл воспроизведени запаздывающих функций | |
| JPS5854458A (ja) | ヒストリ・メモリの制御方式 | |
| SU866577A2 (ru) | Аналоговое запоминающее устройство | |
| JPS5853636Y2 (ja) | デ−タメモリ表示装置 | |
| JPS5836969Y2 (ja) | デ−タ記録再生装置 | |
| SU1457163A1 (ru) | Устройство дл регистрации информации |