JPS6045016A - 機能素子の形成方法 - Google Patents
機能素子の形成方法Info
- Publication number
- JPS6045016A JPS6045016A JP58152729A JP15272983A JPS6045016A JP S6045016 A JPS6045016 A JP S6045016A JP 58152729 A JP58152729 A JP 58152729A JP 15272983 A JP15272983 A JP 15272983A JP S6045016 A JPS6045016 A JP S6045016A
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- JP
- Japan
- Prior art keywords
- silicon
- substrate
- film
- single crystal
- antimony
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- Pending
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
- H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
- H10P14/29—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials characterised by the substrates
- H10P14/2901—Materials
- H10P14/2902—Materials being Group IVA materials
- H10P14/2905—Silicon, silicon germanium or germanium
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
- H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
- H10P14/24—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials using chemical vapour deposition [CVD]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
- H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
- H10P14/34—Deposited materials, e.g. layers
- H10P14/3402—Deposited materials, e.g. layers characterised by the chemical composition
- H10P14/3404—Deposited materials, e.g. layers characterised by the chemical composition being Group IVA materials
- H10P14/3411—Silicon, silicon germanium or germanium
Landscapes
- Crystals, And After-Treatments Of Crystals (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、機能素子の形成方法に関する。
シリコン単結晶膜に機能素子を製造する方法の１つとし
て単結晶シリコン基板上にシリコンエピタキシャル層を
成長させ、このエピタキシャル層に素子を形成し、次に
裏面からシリコン基板をエツチングし、シリコンエピタ
キシャル層を残す方法がある。
て単結晶シリコン基板上にシリコンエピタキシャル層を
成長させ、このエピタキシャル層に素子を形成し、次に
裏面からシリコン基板をエツチングし、シリコンエピタ
キシャル層を残す方法がある。
素子として社、ＬＳＩやセンサなとである。
ＬＳＩの製造にこの方法を適用する場合、トランジスタ
等の素子を形成したシリコンエピタキシャル層を絶縁物
上に移しかえることになるので寄生容量が減少する等の
メリットがあり、また何層も積みかさねることもできる
。またセンサの製造にこの方法を適用する場合というの
は圧力センサ等でシリコンの薄膜を制御よく形成したい
場合である。
等の素子を形成したシリコンエピタキシャル層を絶縁物
上に移しかえることになるので寄生容量が減少する等の
メリットがあり、また何層も積みかさねることもできる
。またセンサの製造にこの方法を適用する場合というの
は圧力センサ等でシリコンの薄膜を制御よく形成したい
場合である。
以上述べたような機能素子の形成方法にも２ｆ！！類あ
る。１つの方法は、第１図の様に、シリコン基板１０表
面に高濃度にｔなう素を導入したシリコン層２を形成し
、その上にシリコンエピタキシャル層３を成長させた基
板を用いる方法である。通常のシリコンのエツチングに
用いられている弗酸と硝酸の混合液に対して、高濃度に
ほう素を導入したシリコン層２は、エツチングレートが
非常に低いため、裏面からシリコン基板のエツチングを
行なった場合に、高濃度にはう素を導入したシリコン層
２でエツチングを停止させることが可能である。このこ
とを利用して、基板を裏面からエツチングし、高濃度に
＃１う素を導入したシリコン層２とその上に素子を形成
したシリコンエピタキシャル層３で構成された機能素子
を形成することができる。
る。１つの方法は、第１図の様に、シリコン基板１０表
面に高濃度にｔなう素を導入したシリコン層２を形成し
、その上にシリコンエピタキシャル層３を成長させた基
板を用いる方法である。通常のシリコンのエツチングに
用いられている弗酸と硝酸の混合液に対して、高濃度に
ほう素を導入したシリコン層２は、エツチングレートが
非常に低いため、裏面からシリコン基板のエツチングを
行なった場合に、高濃度にはう素を導入したシリコン層
２でエツチングを停止させることが可能である。このこ
とを利用して、基板を裏面からエツチングし、高濃度に
＃１う素を導入したシリコン層２とその上に素子を形成
したシリコンエピタキシャル層３で構成された機能素子
を形成することができる。
しかし、高濃度にはう素を導入したシリコン層上には良
質のシリコンエピタキシャル層が成長させＫくいという
欠点がある。また、はう素の拡散係数が大きいためにシ
リコンエピタキシャル層３の堆積時に、高濃度にほう素
を導入したシリコン１台２からのほう素の拡散が著しく
、高抵抗Ｐ型シリコンエピタキシャル層や薄いｎ型シリ
コンエピタキシャル層が成長させにくい等の欠点がある
。
質のシリコンエピタキシャル層が成長させＫくいという
欠点がある。また、はう素の拡散係数が大きいためにシ
リコンエピタキシャル層３の堆積時に、高濃度にほう素
を導入したシリコン１台２からのほう素の拡散が著しく
、高抵抗Ｐ型シリコンエピタキシャル層や薄いｎ型シリ
コンエピタキシャル層が成長させにくい等の欠点がある
。
一方、裏面からシリコン基板をエツチングし、シリコン
エピタキシャル層のみを残すもう１つの方法は、第２図
に示すようなシリコン基板とじて抵抗率が０．０１５Ω
・α以下の低抵抗基板４を用い、その上に抵抗率００６
８Ω・−以上のシリコンエピタキシャル層５を成長させ
た基板を用いるものである。ザ・エレクトロケミカル・
ソザエティ、エクステンプイツト・アブストラクツ（’
ｌ’ｈｅ Ｅｌｅｃｔｒｏ−ｃｈｅｍｉｃａｌ ５ｏｃ
ｉｅｔｙ Ｅｘｔｅｎｄｅｄ Ａｂｓｔｒａｃｔｓ）第
’１２−１巻、７４ページに詳細に述べられているよう
に、低抵抗シリコン基板のエツチングレートが高抵抗シ
リコンエピタキシャル層のエツチングレートに比較し、
て大きい性質を有する、弗酸と硝酸と酢酸が１対３対８
の構成比のシリコンエッチャントがある。これを抵抗率
０．０１５Ω・ｍ以−トの基板４を裏面からエツチング
し、選択的に抵抗率ｐ、０６８Ω・α以上のシリコンエ
ピタキシャル層５を露出させることができる。この小を
利用してシリコンエピタキシャル層５に機能素子を形成
することができる。
エピタキシャル層のみを残すもう１つの方法は、第２図
に示すようなシリコン基板とじて抵抗率が０．０１５Ω
・α以下の低抵抗基板４を用い、その上に抵抗率００６
８Ω・−以上のシリコンエピタキシャル層５を成長させ
た基板を用いるものである。ザ・エレクトロケミカル・
ソザエティ、エクステンプイツト・アブストラクツ（’
ｌ’ｈｅ Ｅｌｅｃｔｒｏ−ｃｈｅｍｉｃａｌ ５ｏｃ
ｉｅｔｙ Ｅｘｔｅｎｄｅｄ Ａｂｓｔｒａｃｔｓ）第
’１２−１巻、７４ページに詳細に述べられているよう
に、低抵抗シリコン基板のエツチングレートが高抵抗シ
リコンエピタキシャル層のエツチングレートに比較し、
て大きい性質を有する、弗酸と硝酸と酢酸が１対３対８
の構成比のシリコンエッチャントがある。これを抵抗率
０．０１５Ω・ｍ以−トの基板４を裏面からエツチング
し、選択的に抵抗率ｐ、０６８Ω・α以上のシリコンエ
ピタキシャル層５を露出させることができる。この小を
利用してシリコンエピタキシャル層５に機能素子を形成
することができる。
しかしながら、この第２の方法を用いても通常の低抵抗
基板を用いると高不純物濃度領域（基板）４と低不純物
濃度領域（エピタキシャル層）５との境界が高温処理に
より容易に移動する。寸だ、高不純物濃度領域４と低不
純物濃度領域５との遷移領域が高温処理により容易に拡
大してしオう。
基板を用いると高不純物濃度領域（基板）４と低不純物
濃度領域（エピタキシャル層）５との境界が高温処理に
より容易に移動する。寸だ、高不純物濃度領域４と低不
純物濃度領域５との遷移領域が高温処理により容易に拡
大してしオう。
そのだめ、シリコンエピタキシャル層５の濃度全均一な
低濃度に保つことは困難であシ、そこに形成したあるい
はその後に形成する機能素子の特性が劣化してしまう。
低濃度に保つことは困難であシ、そこに形成したあるい
はその後に形成する機能素子の特性が劣化してしまう。
本発明はこのような欠点を除去した機能素子の形成方法
を提供することを目的とする。
を提供することを目的とする。
本発明によれば、シリコン単結晶基板上に単結晶シリコ
ン膜をエピタキシャル成長し、次いでこのシリコン膜に
機能素子を形成し、次いで前記シリコン基板の少なくと
も一部分を除去する工程を含む機能素子の形成方法にお
いて、前記シリコン基板として砒素あるいはアンチモン
のうちから選んだ少なくとも一方の不純物が抵抗率００
１５Ω・α以下になるように含まれた基板を用い、しか
も前記単結晶シリコン膜として、抵抗率０．０６８Ω・
α以上の膜を用いることを特徴とする機能素子の形成方
法が得られる。
ン膜をエピタキシャル成長し、次いでこのシリコン膜に
機能素子を形成し、次いで前記シリコン基板の少なくと
も一部分を除去する工程を含む機能素子の形成方法にお
いて、前記シリコン基板として砒素あるいはアンチモン
のうちから選んだ少なくとも一方の不純物が抵抗率００
１５Ω・α以下になるように含まれた基板を用い、しか
も前記単結晶シリコン膜として、抵抗率０．０６８Ω・
α以上の膜を用いることを特徴とする機能素子の形成方
法が得られる。
前記した第２の方法において（１，Ｊ用される低抵抗基
板の不純物と［７てはほう素、アルミニウム、リン、砒
素、アンチモンが原理的には可能である。
板の不純物と［７てはほう素、アルミニウム、リン、砒
素、アンチモンが原理的には可能である。
しかし、はう素、アルミニウム、リンは大きな拡散係数
を有している。砒素、アンチモンは拡散係数が小さい。
を有している。砒素、アンチモンは拡散係数が小さい。
そのため、砒素のみ、または、アンチモンのみ、または
砒素とアンチモンのみしか含まない低抵抗シリコン基板
上に、任意の不純物な導入したシリコンエピタキシャル
層を成長させた基板を用いれば、前記した第２の方法に
より、任意の不純物濃度を有するシリコン単結晶膜を得
ることが可能となる。
砒素とアンチモンのみしか含まない低抵抗シリコン基板
上に、任意の不純物な導入したシリコンエピタキシャル
層を成長させた基板を用いれば、前記した第２の方法に
より、任意の不純物濃度を有するシリコン単結晶膜を得
ることが可能となる。
本発明によれば、高温処理による高不純物濃度領域と低
不純物濃度領域との境界の移動を抑制できる。また、高
温処理による高不純物濃度領域と低不純物濃度領域との
間に存在する遷移領域の拡大も抑制できる。そのため、
任意の不純物と不純物濃度を有する薄いシリコンエピタ
キシャル層で構成されるシリコン単結晶膜を製造できる
。
不純物濃度領域との境界の移動を抑制できる。また、高
温処理による高不純物濃度領域と低不純物濃度領域との
間に存在する遷移領域の拡大も抑制できる。そのため、
任意の不純物と不純物濃度を有する薄いシリコンエピタ
キシャル層で構成されるシリコン単結晶膜を製造できる
。
第１図は第１の従来方法によるシリコン１ｒ結晶膜製造
時に用いられる基板の構造を示す概略断面図であり、１
−１、シリコン基板、２は、高濃度にほう素を樽入した
シリコン層、３は、シリコンエピタキシャル層である。 第２図は、第２の従来方法によるシリコン単結晶膜製造
時に用いられる基板の構造を月−す概略断面図であり、
４は抵抗率００１５Ω・口取下の低抵抗シリコン基板、
５は抵抗率０．０６８ｏ・副以上のシリコンエピタキシ
ャル層である。 代理人ブｌ５１１士 内 原 Ｙ７ 第１図 ６３− ７２図
時に用いられる基板の構造を示す概略断面図であり、１
−１、シリコン基板、２は、高濃度にほう素を樽入した
シリコン層、３は、シリコンエピタキシャル層である。 第２図は、第２の従来方法によるシリコン単結晶膜製造
時に用いられる基板の構造を月−す概略断面図であり、
４は抵抗率００１５Ω・口取下の低抵抗シリコン基板、
５は抵抗率０．０６８ｏ・副以上のシリコンエピタキシ
ャル層である。 代理人ブｌ５１１士 内 原 Ｙ７ 第１図 ６３− ７２図
Claims (1)
- シリコン単結晶基板上に単結晶シリコン膜をエピタキシ
ャル層長し、次いでこのシリコン膜に機能素子を形成し
、次いで前記シリコン基板の少なくとも一部分を除去す
る工程を含む機能素子の形成方法において、前記シリコ
ン基板と七で砒素あるいはアンチモンのうちから選んだ
少なくとも一方の不純物が抵抗率Ｏｆｌ １５Ｑ−ｃｍ
以下になるように含まれた基板を用い、しかも前記単結
晶シリコン膜として、抵抗率０Ｄ６８Ω・百以上の膜を
用いることを特徴とする機能素子の形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58152729A JPS6045016A (ja) | 1983-08-22 | 1983-08-22 | 機能素子の形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58152729A JPS6045016A (ja) | 1983-08-22 | 1983-08-22 | 機能素子の形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6045016A true JPS6045016A (ja) | 1985-03-11 |
Family
ID=15546876
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58152729A Pending JPS6045016A (ja) | 1983-08-22 | 1983-08-22 | 機能素子の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6045016A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63170914A (ja) * | 1987-01-09 | 1988-07-14 | Fuji Electric Co Ltd | 半導体装置の製造方法 |
| US7341787B2 (en) | 2004-01-29 | 2008-03-11 | Siltronic Ag | Process for producing highly doped semiconductor wafers, and dislocation-free highly doped semiconductor wafers |
-
1983
- 1983-08-22 JP JP58152729A patent/JPS6045016A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63170914A (ja) * | 1987-01-09 | 1988-07-14 | Fuji Electric Co Ltd | 半導体装置の製造方法 |
| US7341787B2 (en) | 2004-01-29 | 2008-03-11 | Siltronic Ag | Process for producing highly doped semiconductor wafers, and dislocation-free highly doped semiconductor wafers |
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