JPS6286916A - 高電圧スイツチ回路 - Google Patents
高電圧スイツチ回路Info
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- JPS6286916A JPS6286916A JP60227561A JP22756185A JPS6286916A JP S6286916 A JPS6286916 A JP S6286916A JP 60227561 A JP60227561 A JP 60227561A JP 22756185 A JP22756185 A JP 22756185A JP S6286916 A JPS6286916 A JP S6286916A
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- JP
- Japan
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- transistor
- high voltage
- gate
- switch circuit
- clock
- Prior art date
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- Pending
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/10—Modifications for increasing the maximum permissible switched voltage
- H03K17/102—Modifications for increasing the maximum permissible switched voltage in field-effect transistor switches
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/16—Modifications for eliminating interference voltages or currents
- H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
- H03K17/165—Modifications for eliminating interference voltages or currents in field-effect transistor switches by feedback from the output circuit to the control circuit
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、不揮発性メモリに高電圧を選択印加するた
めの高電圧スイッチ回路に関するものである。
めの高電圧スイッチ回路に関するものである。
第２図は、従来の高電圧スイッチ回路を示し、図におい
て、１は高電圧入力端、２は出力端、３゜４はクロック
入力端、５．６，７．８，９．１０はＭＯ３Ｏ３形ンジ
スタ、１１．１２は容量である。
て、１は高電圧入力端、２は出力端、３゜４はクロック
入力端、５．６，７．８，９．１０はＭＯ３Ｏ３形ンジ
スタ、１１．１２は容量である。
この第１のＭＯＳ形トランジスタ５のソースは第２のＭ
Ｏ３形トランジスタ６のドレインとゲートに接続され、
第２のＭＯ３形トランジスタ６のソースは第１のＭＯ３
形トランジスタ５のゲート。
Ｏ３形トランジスタ６のドレインとゲートに接続され、
第２のＭＯ３形トランジスタ６のソースは第１のＭＯ３
形トランジスタ５のゲート。
第３のＭＯ３形トランジスタ８のドレイン、第４のＭＯ
ＳＯ５シトランジスタフートに接続され、入力端１は第
１．第４のＭＯ３形トランジスタ５゜７のドレインに接
続され、出力端２は第３．第４のＭＯ３形トランジスタ
８．７のソースに接続されている。
ＳＯ５シトランジスタフートに接続され、入力端１は第
１．第４のＭＯ３形トランジスタ５゜７のドレインに接
続され、出力端２は第３．第４のＭＯ３形トランジスタ
８．７のソースに接続されている。
なお９，１０はＭＯ３Ｏ３形ンジスタであり、これらの
トランジスタは電源ＶＤＤと接地ＧＮＤ間に直列接続さ
れるとともに両者の接続点が上記出力端に接続されると
ともに所要の不揮発性メモリセルに高電圧を選択印加す
るための制御回路によりオンあるいはオフされるもので
ある。またＭＯ８形トランジスタ８のゲートには上記電
源ＶＤＤ電圧が印加され、容ｉｌｌ、１２は上記クロッ
ク入力端３．４とＭＯＳ形トランジスタ５，６のゲート
間にそれぞれ設けられている。
トランジスタは電源ＶＤＤと接地ＧＮＤ間に直列接続さ
れるとともに両者の接続点が上記出力端に接続されると
ともに所要の不揮発性メモリセルに高電圧を選択印加す
るための制御回路によりオンあるいはオフされるもので
ある。またＭＯ８形トランジスタ８のゲートには上記電
源ＶＤＤ電圧が印加され、容ｉｌｌ、１２は上記クロッ
ク入力端３．４とＭＯＳ形トランジスタ５，６のゲート
間にそれぞれ設けられている。
次に動作について説明する。今、トランジスタ９がオン
、トランジスタ１０がオフしているとすると、トランジ
スタ５のゲート電圧はＶＤＤ−ＶＴＨであり、そのソー
スは、ＶＤＤ−２ＶＴＲとなる。この状態でクロック４
がロウからハイになることより、容量結合により、トラ
ンジスタ６のドレイン電位が高くなり、その結果、トラ
ンジスタ６のチャネルを通り、トランジスタ６のソース
電位が上昇する。この繰り返しにより、トランジスタ８
のゲート電位は、入力端１の電位よりも高くなり、出力
端２に入力端１の電位を伝達する。また、トランジスタ
９がオフ、トランジスタ１０がオンの際は、トランジス
タ６のゲートがＧＮＤ電位となってオフ状態となり、そ
の結果、出力端２の電位はＧＮＤを保持する。
、トランジスタ１０がオフしているとすると、トランジ
スタ５のゲート電圧はＶＤＤ−ＶＴＨであり、そのソー
スは、ＶＤＤ−２ＶＴＲとなる。この状態でクロック４
がロウからハイになることより、容量結合により、トラ
ンジスタ６のドレイン電位が高くなり、その結果、トラ
ンジスタ６のチャネルを通り、トランジスタ６のソース
電位が上昇する。この繰り返しにより、トランジスタ８
のゲート電位は、入力端１の電位よりも高くなり、出力
端２に入力端１の電位を伝達する。また、トランジスタ
９がオフ、トランジスタ１０がオンの際は、トランジス
タ６のゲートがＧＮＤ電位となってオフ状態となり、そ
の結果、出力端２の電位はＧＮＤを保持する。
従来の高電圧スイッチ回路は、以上のように構成されて
いるので、トランジスタ９がオフ、トランジスタ１０が
オンしている場合スイッチ回路が非アクティブ状態であ
るにもかかわらず、クロック入力端３，４よりクロック
が入力されるた°め、容量結合により、トランジスタ８
のゲートに低い電位が誘起され、その結果、出力端２に
低い電圧が入力端１より伝達されてしまうという問題が
あった。
いるので、トランジスタ９がオフ、トランジスタ１０が
オンしている場合スイッチ回路が非アクティブ状態であ
るにもかかわらず、クロック入力端３，４よりクロック
が入力されるた°め、容量結合により、トランジスタ８
のゲートに低い電位が誘起され、その結果、出力端２に
低い電圧が入力端１より伝達されてしまうという問題が
あった。
この発明は、上記のような問題点を解消するためになさ
れたものであり、トランジスタ９がオフ。
れたものであり、トランジスタ９がオフ。
トランジスタ１０がオンしている際は、出力端２の電位
をＧＮＤに維持することのできる高電圧スイッチ回路を
得ることを目的とする。
をＧＮＤに維持することのできる高電圧スイッチ回路を
得ることを目的とする。
この発明に係る高電圧スイッチ回路は、従来の回路のよ
うに容量に直接クロックを入力するのではなく、トラン
スミッションゲートを介して、クロックを入力するよう
に構成したものである。
うに容量に直接クロックを入力するのではなく、トラン
スミッションゲートを介して、クロックを入力するよう
に構成したものである。
この発明においては、高電圧スイッチ回路がアクティブ
の際はトランスミッションゲートがオンされ、非アクテ
ィブの際はトランスミッションゲートがオフされるから
、非アクティブ時における出力端電圧の上昇が防止され
る。
の際はトランスミッションゲートがオンされ、非アクテ
ィブの際はトランスミッションゲートがオフされるから
、非アクティブ時における出力端電圧の上昇が防止され
る。
以下、この発明の一実施例を図についぞ説明する。
第１図は本発明の一実施例による高電圧スイッチ回路を
示し、図において、１は高電圧入力端。
示し、図において、１は高電圧入力端。
２は出力端、３．４はクロック入力端、５〜１０はＭＯ
３Ｏ３形ンジスタ、 １１．１２は容量であり、これ
らは第２図の従来回路と同様に接続されている。本実施
例ではクロック入力端３．容量１１問およびクロック入
力端４．容量１２間にそれぞれＭＯ３形トランジスタ１
５．１６および１３．１４からなるトランスミッション
ゲート２１および２２が設けられており、該トランスミ
ッションゲート２１．２２のＭＯＳ形トランジスタ１４
．１５のゲートはインバータ１７を介して、ＭＯ８形ト
ランジスタ１３．１６のゲートは直接出力端２に接続さ
れている。
３Ｏ３形ンジスタ、 １１．１２は容量であり、これ
らは第２図の従来回路と同様に接続されている。本実施
例ではクロック入力端３．容量１１問およびクロック入
力端４．容量１２間にそれぞれＭＯ３形トランジスタ１
５．１６および１３．１４からなるトランスミッション
ゲート２１および２２が設けられており、該トランスミ
ッションゲート２１．２２のＭＯＳ形トランジスタ１４
．１５のゲートはインバータ１７を介して、ＭＯ８形ト
ランジスタ１３．１６のゲートは直接出力端２に接続さ
れている。
次に動作について説明する。
トランジスタ９がオン、トランジスタ１０がオフの際は
、トランスミッションゲート２１，２２がオンし、クロ
ックが容ｔａｌｌ、１２端に印加され、従来回路と同様
に動作する。一方トランジスタ９がオフ、トランジスタ
１０がオンの際は、トランスミッションゲート２１，２
２がオフして容量１１．１２にはクロ・ツクが印加され
ず、その結果、出力端２はＧＮＤを維持する。
、トランスミッションゲート２１，２２がオンし、クロ
ックが容ｔａｌｌ、１２端に印加され、従来回路と同様
に動作する。一方トランジスタ９がオフ、トランジスタ
１０がオンの際は、トランスミッションゲート２１，２
２がオフして容量１１．１２にはクロ・ツクが印加され
ず、その結果、出力端２はＧＮＤを維持する。
このように、本実施例によれば、クロック入力端と容量
との間にトランスミッションゲートを設け、その制御を
高電圧スイッチ回路の制御と同様の信号ラインにより行
なうようにしたので、チップ面積をあまり増加させるこ
となく安定に非アクティブ状態における出力端電位をＧ
ＮＤレベルに維持できる。
との間にトランスミッションゲートを設け、その制御を
高電圧スイッチ回路の制御と同様の信号ラインにより行
なうようにしたので、チップ面積をあまり増加させるこ
となく安定に非アクティブ状態における出力端電位をＧ
ＮＤレベルに維持できる。
なお上記実施例ではトランスミッションゲートの制御は
、トランジスタ９，１０により行なっているが、他の制
御信号により行なうようにしてもよく、上記実施例と同
様の効果を奏する。
、トランジスタ９，１０により行なっているが、他の制
御信号により行なうようにしてもよく、上記実施例と同
様の効果を奏する。
以上のように、この発明に係る高電圧スイッチ回路によ
れば、クロック入力端と容量との間に、トランスミッシ
ョンゲートを設けるようにしたので、高電圧スイッチ回
路の非アクティブ状態における出力端電位をＧＮＤレベ
ルに維持できる効果がある。
れば、クロック入力端と容量との間に、トランスミッシ
ョンゲートを設けるようにしたので、高電圧スイッチ回
路の非アクティブ状態における出力端電位をＧＮＤレベ
ルに維持できる効果がある。
第１図はこの発明の一実施例による高電圧スイッチ回路
を示す図、第２図は従来の高電圧スイッチ回路を示す図
である。 図において、５，６，８．７は第１．第２．第３、第４
のＭＯ３形トランジスタ、■は高電圧入力端、２は出力
端、３，４はクロック入力端、１１．１２は容量、２１
．２２はトランスミッションゲートである。 なお図中同一符号は同−又は相当部分を示す。
を示す図、第２図は従来の高電圧スイッチ回路を示す図
である。 図において、５，６，８．７は第１．第２．第３、第４
のＭＯ３形トランジスタ、■は高電圧入力端、２は出力
端、３，４はクロック入力端、１１．１２は容量、２１
．２２はトランスミッションゲートである。 なお図中同一符号は同−又は相当部分を示す。
Claims (3)
- （１）第１のＭＯＳ形トランジスタのソースを第２のＭ
ＯＳ形トランジスタのドレインとゲートに接続し、 第２のＭＯＳ形トランジスタのソースを第１のＭＯＳ形
トランジスタのゲート、第３のＭＯＳ形トランジスタの
ドレイン、第４のＭＯＳ形トランジスタのゲートに接続
し、 第１、第４のＭＯＳ形トランジスタのドレインを高電圧
入力端に接続し、 第３、第４のＭＯＳ形トランジスタのソースを出力端に
接続し、 第３のＭＯＳ形トランジスタのゲートには該トランジス
タがオンする電圧を印加し、 第１、第２のＭＯＳ形トランジスタの各ゲートには独立
した２つの容量の一方の電極をそれぞれ接続してなり、 該２つの容量の他方の電極にはそれぞれトランスミッシ
ョンゲートを介してクロックを印加したことを特徴とす
る高電圧スイッチ回路。 - （２）上記出力端には、本高電圧スイッチ回路をアクテ
ィブあるいは非アクティブ状態とするための制御電圧が
印加されることを特徴とする特許請求の範囲第１項記載
の高電圧スイッチ回路。 - （３）上記トランスミッションゲートは、上記制御信号
により本高電圧スイッチ回路がアクティブ状態となる時
にオンされ非アクティブ状態となる時にオフされること
を特徴とする特許請求の範囲第２項記載の高電圧スイッ
チ回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60227561A JPS6286916A (ja) | 1985-10-11 | 1985-10-11 | 高電圧スイツチ回路 |
| DE19863634332 DE3634332A1 (de) | 1985-10-11 | 1986-10-08 | Hochspannungsschalter |
| US06/917,222 US4721871A (en) | 1985-10-11 | 1986-10-09 | High voltage MOS switch circuit with isolation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60227561A JPS6286916A (ja) | 1985-10-11 | 1985-10-11 | 高電圧スイツチ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6286916A true JPS6286916A (ja) | 1987-04-21 |
Family
ID=16862836
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60227561A Pending JPS6286916A (ja) | 1985-10-11 | 1985-10-11 | 高電圧スイツチ回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4721871A (ja) |
| JP (1) | JPS6286916A (ja) |
| DE (1) | DE3634332A1 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2833289B2 (ja) * | 1991-10-01 | 1998-12-09 | 日本電気株式会社 | アナログスイッチ |
| US6154085A (en) * | 1998-09-08 | 2000-11-28 | Maxim Integrated Products, Inc. | Constant gate drive MOS analog switch |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SU482012A1 (ru) * | 1973-01-11 | 1975-08-25 | Московский Ордена Трудового Красного Знамени Инженерно-Физический Институт | Импульсный усилитель мощности на мдп транзисторах |
| US4386286A (en) * | 1980-01-07 | 1983-05-31 | Texas Instruments Incorporated | High current static MOS output buffer circuit for power-down mode of operation |
| DE3105147A1 (de) * | 1981-02-12 | 1982-09-09 | Siemens AG, 1000 Berlin und 8000 München | Integrierte digitale halbleiterschaltung |
| MX152678A (es) * | 1982-04-07 | 1985-10-07 | Int Standard Electric Corp | Mejoras en circuito para un relevador electronico integrable de estado solido |
| US4570085A (en) * | 1983-01-17 | 1986-02-11 | Commodore Business Machines Inc. | Self booting logical AND circuit |
-
1985
- 1985-10-11 JP JP60227561A patent/JPS6286916A/ja active Pending
-
1986
- 1986-10-08 DE DE19863634332 patent/DE3634332A1/de active Granted
- 1986-10-09 US US06/917,222 patent/US4721871A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US4721871A (en) | 1988-01-26 |
| DE3634332A1 (de) | 1987-04-16 |
| DE3634332C2 (ja) | 1988-10-20 |
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