JPS6045992A - バイポ−ラ型ｒａｍ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （技術分野） この発明は、バイポーラ型ＲＡＭに関するもので、例え
ば、大型コンピュータ等における高速バッファメモリに
処理すべきデータが格納されているか否かを識別するイ
ンデックスアレイを構成する高速バイポーラ型ＲＡＭに
有効な技術に関するものである。

〔背景技術〕

大型コンピュータ等においては、その処理速度の高速化
を図るため、主メモリのｌメモリブロック分の記憶容量
を持ち、バイポーラ型ＲＡＭで構成された高速バッファ
メモリが設けられる。この高速バッファメモリに処理す
べき主メモリのデー′夕を転送して、演算装置とパンツ
アメモリ間でデータの処理を行うようにすることによっ
て、その高速化を達成するものである。このバッファメ
モリに処理すべきデータ（主メモリにおける処理すべき
アドレスのデータ）が格納さているか否かを識別するた
めのインデックスアレイ（ＩＡ）が必要になる。このイ
ンデックスアレイは、バッファメモリに格納さているデ
ータの上記主メモリに対応したアドレス信号が書込まれ
ており、上記アドレス信号を入力すると、その比較一致
の検出信号を出力するものである。

このようなインデックスメモリにあっては、２種類の読
み出し動作モードが用意される。すなわち、１つの動作
モードは、１メモリブロツク（例えばｎビット）のデー
タを同時に読み出す動作であり、１−の１つの動作モー
ドは、全メモリブロック（例えばｎＸ９ビツト）のデー
タを同時に読み出す動作とである。

このような２種類の動作モードを持つバイポーラ型ＲＡ
Ｍにあっては、次のような問題の生じることが本願発明
者によって明らかにされた。すなわち、ワード線に接続
されるメモリセルの数が２つの動作モードによって大き
く異なるため、ワード線の選択レベルが変動してしまう
。これは、メモリセルの読み出し電流がワード線駆動回
路を通して供給されるものであるので、読み出しを行う
メモリセルの数に従ってワード線駆動回路から供給する
電流が大きく°変動してしまうがらである。

このため、メモリセルの読み出し基準電圧Ｖｒｅｆに対
するメモリセルの保持電圧のレベルマージンが悪化する
。

〔発明の目的〕

この発明の目的は、動作マージンの拡大を図ったバイポ
ーラ型ＲＡＭを提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添（１図面から明らかになるで
あろう。

〔発明の概要〕

本願において開示される発明のうら代表的なものの概要
を簡単に説明すれば、下記の通りである−すなわち、動
作モード制御信号を利用して、読み出しを行うメモリセ
ル数に応じてワード線の選択レベルを切り換えることに
よって、メモリセルの保持電圧と読み出し基準電圧ｖｙ
ｅｆとのレベルマージンを確保するものである。

〔実施例〕

第１図には、この発明に係るバイポーラ型ＲＡＭの一実
施例を示す概略ブロック図が示されている。同図の各回
路ブロックは、公知の半導体集積回路の製造技術によっ
て１個のシリコンのような半導体基板上において形成さ
れる。

メモリアレイは、特に制限されないが、同図に示すよう
に８個のブロックＢＯ〜Ｂ７により構成される。横の行
には、ｍ本（同図においては６４本）のワード線が構成
され、縦の列には、ｎ対（同図においては７対）の相補
データ線対が構成される。上記各ブロックＢＯ〜Ｂ７か
らのｎビットの読み出し情報は、それぞれカラムスイッ
チ回路を介して比較一致回路を構成する排他的論理和回
路ＥＸの一方の入力に供給される。また、この排他的論
理和回路ＥＸの他方の入力には、外部から供給されるア
ドレス信号が供給される。この実施例では、上記同じ構
成のメモリアレイと排他的論理和回路とがもう１組形成
される。このような半導体集積回路は、例えば、■日立
製作所から販売されている大型コンピュータ、商品名ｒ
Ｍ−２００ＨＪ等に使用されており、公知であるので、
その詳細な説明を省略する。

第２図には、この発明の一実施例の具体的要部回路図が
示されている。

同図には、代表として１個のメモリセルと、１個のワー
ド線駆動回路と、１個のカラムスイッチ回路等が示され
ている。

メモリセルは、そのベース、コレクタ間が互いに交差結
線された駆動ｎｐｎ　トランジスタＱ５゜Ｑ６と、その
コレクタにそれぞれ設けられた負荷抵抗Ｒ４，Ｒ５と、
各抵抗Ｒ４，Ｒ５にそれぞれ並列形態に設けられたクラ
ンプダイオードＤＩ。

Ｄ２とにより構成されたフリップフロップ回路が用いら
れる。

上記駆動ｎｐｎ）ランジスタＱ５．Ｑ６は、特に制限さ
れないが、マルチエミッタ構造とされる。

そして、その一方のエミッタは共通化され保持電流源１
ｓｔに接続される。また、上記トランジスタＱ５．Ｑ６
の他方のエミッタはメモリセルの入出力端子とされ、代
表として示されている一対の相補データ（又はディジッ
ト）線ＤＯ，ＤＯにそれぞれ接続される。なお、上記駆
動ｎｐｎ）ランジスタＱ５．Ｑ６は、ベース及びコレク
タがそれぞれ共通接続された２つのトランジスタにより
、それぞれ構成するものとしてもよい。

上記メモリセルを構成する負荷抵抗Ｒ４，Ｒ５及びクラ
ンプダイオードＤ１．Ｄ２の共通接続点は、代表として
示されているワード線ＷＯに接続される。上記代表とし
て示されているメモリセルを中心として、横の行には同
様なｎＸ８個のメモリセルが配置され上記ワード線ＷＯ
に接続される。

この横の行には、上記ワード線ＷＯに対応した保持電流
線（保持電流源）１ｓｔが設けられており、上記メモリ
セルの駆動トランジスタＱ５．Ｑ６の上記共通化された
一方のエミッタと接続される。

また、縦の列には、上記同様なｍ個のメモリセルが配置
され、相補データ線ＤＯ，ＤＯにその入出力端子が共通
に接続される。このような行１列にｎＸＢＸｍ個のメモ
リセルが配置され、１つのメモリアレイ　（８個のメモ
リブロックＢＯ−８７）が構成される。

代表として示された上記ワード線ｗｏは、Ｘアドレスデ
コード信号Ｘを受けるワード線駆動回路に入力される。

このワード線駆動回路は、アドレスデコード信号Ｘと所
定の基準電圧ｖ１とを受ける差動トランジスタＱ１．Ｑ
２と、これらの差動トランジスタＱｌ、Ｑ２の共通エミ
ッタに設ｊＪられた定電流源Ｉと、上記一方の差動トラ
ンジスタＱｌのコレクタに設けられ、２分割された負荷
抵抗Ｒ１，Ｒ２と、このトランジスタＱ１のコレクタ出
力を受けるダーリントン形態のトランジスタＱ３．Ｑ４
とにより構成される。そして、メモリセルにおける保持
電圧のレベルマージンを確保するため、上記抵抗Ｒ１，
Ｒ２の接続点には、次の電流切り換え回路の一方の出力
点が接続される。

この電流切り換え回路は、動作モード制御信号ＦＳと所
定の基準電圧ｖ２とを受ける差動トランジスタＱ１１．
Ｑ１２と、その共通エミッタに設けられた定電流源■と
により構成される。そして、トランジスタＱ１２のコレ
クタが上記出力点とされ、抵抗Ｒ１，Ｒ２の接続点に接
続される。また、トランジスタＱｌｌのコレクタは、回
路の接地電位点に接続される。

Ｘアドレスデコード信号Ｘは、図示しないＸアドレスデ
コーダによって形成される０図示しない適当な回路装置
から供給されるアドレス信号は、図示しない外部端子を
介して図示しないアドレスバッファに入力される。アド
レスバッフ１は、入力アドレス信号に従った非反転“ｒ
ドレス信号１反転アドレス信号を形成し°【上記Ｘアド
レスデコーダに伝える。これによりＸアドレスデコーダ
が１つのワード線選択１８号を形成するので、１つのワ
ード線の選択が行われる。

代表として示された相補データ線ＤＯ，ＤＯは、定電流
源１ｒに接続される。そして、この相補データ線ＤＯ，
ＤＯを選択するため、これらの相補データ線ＤＯ，ＤＯ
にエミッタが接続されたトランジスタＱ７．ＱＢが設け
られる。これらの１−ランジスタＱ７．ＱＢのコレクタ
は、回路の接地電位点に接続される。そして、カラムス
イッチとしてのトランジスタＱ７．ＱＢのベースには、
図示しないＹアドレスデコーダで形成されたＹアドレス
デコード信号Ｙが印加される。図示しない適当な回路装
置から供給されたアドレス信号は、図示しない外部端子
を介して図示しないアドレスバッフ１に入力される。ア
ドレスバッフ１は、入力アドレス信号に従った非反転ア
ドレス信号１反転アドレス信号を形成して上記Ｙアドレ
スデコーダに伝える。これによりＹアドレスデコーダが
データ線選択信号を形成するので、上記一対のデータ線
の選択が行われる。すなわち、トランジスタＱ７゜Ｑ８
がオン状態のときには、上記定電流源１ｒの定電流がこ
れらのトランジスタＱ７．ＱＢに流れるので、相補デー
タ線ＤＯ，ＤＯが非選択状態にされる。一方、これらの
トランジスタＱ７．ＱＢをオフ状態にすると、上記定電
流源１ｒの定電流がこれらの相補データ線ＤＯ，ＤＯに
流れるので、相補データ線ＤＯ，ＤＯは選択状態にされ
るものである。

なお、１ブロツクのデータ線を選択状態と°するときに
は、その１ブロツクに対するＹアドレスデコーダＩＢ号
の電位がロウレベルにされ、残りのブロックに対するＹ
アドレスデコーダ信号の電位がハイレベルにされる。ま
た、全ブロックのデータ線を３３ｆ尺状だ１にするとき
には、これらのブロックに対するＹアドレスデコーダ信
号の電位がロウレベルにされる。１ブロツクを選択する
か全ブロックを選択するかは、次に述べるように動作モ
ード制御１６号Ｆ’　Ｓによって決まる。

この実施例では、動作モード制御信号ＦＳがロウレー、
ルなら、上記１ブロツク（ｎ対）のデータ線を選択状態
とする。また、動作モード制御信号ＦＳがハイレベルな
ら全ブロックｎ対×８のデータ線を選択状態とする。す
なわち、ｎＸ８ビツトのデータを同時に読み出すように
するものである。

代表として示された列のメモリセルの書込み／読み出し
のために、相補データ線ＤＯ，ＤＯには、そのエミッタ
が結合された電流切り換えスイッチトランジスタＱ９．
Ｑ１０が設けられる。

これらのトランジスタＱ９．ＱＩＯのコレクタ出力には
、それぞれ負荷抵抗Ｒ６，Ｒ７が設置Ｊられ、そのコレ
クタ出゛力がセンスアンプＳＡの入力に伝えられる。セ
ンスアンプＳＡは、その増幅動作を行うとともに、ＢＣ
Ｌ　（Ｅｍｉｔｔｅｒ　ＣｏｕｐｌｅｄＬｏｇｌｃ）で
構成された図示しないデータ出力バッファの入力レベル
に合致させた出力信号を形成する。データ出力バッファ
は、図示しない外部端子から送出する読み出し出力信号
を形成する。

上記電流切り換えスイッチトランジスタＱ９゜ＱＩＯの
ベースには、図示しない書込み回路の出力電圧Ｖｌ、　
Ｖ２　（Ｖｒｅｆ　）が印加される。この書込み回路は
、読み出し動作のとき、選択されたメモリセルの保持電
圧の中間レベルに設定された読み出し基準電圧Ｖ　ｒｅ
ｆを形成して上記トランジ。

スタＱ９．ＱＩＯのベースに伝える。

また、書込み動作のときには、上記書込み回路は、図示
しない外部端子から供給された書込みデータｆｉ号に従
った書込みハイレベル。ロウレベル（８％　（ｖｆ、Ｖ
２）を形成して上記トランジスタＱ９．ＱＩＯのベース
に伝える。上記書込みロウレベル信号は、選択されたメ
モリセルの上記保持電圧のロウレベルより低く設定され
る。これにより、メモリセルのオフ状態の駆動トランジ
スタＱ５又はＱ６に定電流源１ｒの定電流が流れること
によって反転書込みを行う、このような２値レベルによ
る書込み／読み出し方式は、公知であるので、その詳細
な動作説明を省略する。

第３図には、この実−例の読み出し動作の一例を示す波
形図が示されている。

動作モード制御信号ＦＳがロウレベルでｎビットの同時
読み出しを行うときには、上記第２図の差動トランジス
タＱ１２がオン状態になっているのび、定電流Ｉが抵抗
Ｒ１に流れる。これにより、第３図において実線で示す
ように、その保持電圧ＶＣＩとＶＯ２とのは一′中間電
位となるように基準電圧Ｖ　ｒｅｆを設定しておくもの
である。なお、この実施例では、メモリセルの駆動トラ
ンジスタＱ５がオフ状態で駆動トランジスタＱ６がオン
状態のときを示し°ζいる。したがって、１ランジスタ
Ｑ５のコレクタの保持電圧Ｖ　Ｃ１はハイレベルに、ト
ランジスタＱ６のコレクタの保持電圧ＶＣ２はロウレベ
ルになる。

また、動作モード制御信号ＦＳをハイレベルとして、全
ブロックのメモリセル（ｎ　ｘ　８　ｌ１ｌ）の読み出
しを行うときには、上記第２図の差動トランジスタＱｌ
ｌがオン状態になる。したがって、上記定電流■が抵抗
Ｒ１に流ないので、ワード線の選択レベルがΔＶだけ第
３図に破線で示すように高くなろうとする。このため、
選択されたメモリセルの保１′！電圧（ＭＣＩ、ＶＯ２
）ｔ＞、ＩＨＪ　ＥＪ　破）１で示すようにΔＶだけ高
（なるようにされる。しかし、実際には、上記多数のメ
モリセルに流れる読み出し電流１ｒを供給することによ
ってΔＶだけ実際のワード線電位が低下してしまう。こ
のよ゛うなワード線の電位低下を予め予想して、上述の
ようにワード線の選択レベルを高めている。これにより
、選択されたメモリセルの保持電圧ＶＣＩ。

ＶＣ２は、上記実線で示した小数のメモリセルの統み出
しのときとは一′同じ電位にすることができる。

〔効　果〕

＋１３ワード線に接続されるメモリセルのうち小数のメ
モリセルの同時読み出しのときと、多数のメモリセルの
同時読み出しのときとで、ワード線の選択レベルにオフ
セットを持たせることによって、選択されたメモリセル
における実際のハイレベル側保持電圧の基準電圧Ｖｒｅ
ｆに対するマージンの悪化を防止することができるとい
う効果が得られる。

（２）上記（１）により基準電圧ｖｒｅｆは、その動作
モードに無関係にメモリセルの保持電圧のほり中間レベ
ルに安定させることができるため、必要最小にレベルマ
ージンの設定を行うことができる。これにより、動作速
度の高速化を達成することができるという効果が得られ
る。

（３）上記（１１又は（２）により、動作マージンを大
きくできるから、製品の歩留りを高くできるというすＪ
果が得られる。これにより、製品の量産性が図られるか
ら、その分価格を低くすることができるという効果が期
待できる。

（４）上記（１）又は（２）により、動作マージンが大
きくできることによって、その動作の高信頼性を実現す
ることができるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない０例えば、メモリセルの
具体的回路構成は、負荷抵抗とクランプダイオードに代
え、ｆ）　ｎ　Ｐ　＋’ランジスタを用いるもの等積々
の変形を採ることができる。また、各相補データ線対Ｄ
Ｏ，ＩＪＯ等には、非選択状態において所定の電位に設
定するバイアス回路等の付加的回路を設けるものであっ
てもよい。さらに、メモリアレイの具体的構成（・メモ
リブロックの配分、読み出しピント数等）は、種々の変
形を採ることができるものである。

〔利用り野〕

この発明は、上記コンピュータシステムにおりるＩＡの
池、ワード線に接続されノζ複数のメモリセルのうちｌ
メモリブロックのメモリセルの同時読み出しと、複数ブ
ロックにわたるメモリセルの同時読み出しとを動作モー
ドＷｌＩＩＩＩ信号に従って選択的に行う機能を持つパ
イポーｉ型ＲＡ　Ｍに広く利用できるものである。

【図面の簡単な説明】

第１図は、この発明が適用されるバイポーラ型ＲＡＭの
一実施例を示す概略ブロック図、第２図は、この発明の
一実施例を示す要部具体的同ｖｐＩ図、 第３図は、その動作を説明するための波形図である。 ＢＯ−Ｂ７・・メモリブロック、ＥＸ・・排他的論理ｐ
ｕ開回 路１人弁理士　高欄　明夫 第　１　図 第　２　図 第　３　図

Claims (1)

1. 【特許請求の範囲】 １、ワード線に接続された複数のメモリセルのうちｌメ
   モリブロックのメモリセルの同時読み出しと、複数ブロ
   ックにわたるメモリセルの同時読み出しとを動作モード
   制御信号に従って選択的に行う機能を持つバイポーラ型
   ＲＡＭにおいて、上記動作モード制御信号により複数ブ
   ロックにわたるメモリセルの同時読み出しのときには、
   １ブロツクのメモリセルの同時読み出しに比べてワード
   線の選択レベルを高くするレベル切り換え回路を設けた
   ことを特徴とするバイポーラ型ＲＡＭ。 ２、上記レベル切り換え回路は、ワード線を駆動するエ
   ミッタフォロワ出力トランジスタの入力信号を形成する
   差動回路の負荷を２分割された負荷抵抗で構成し、その
   接続点に上記動作モード信号に従って動作する電流切り
   換え回路で形成した電流を選択的に流す回路であること
   を特徴とする特許請求の範囲第１項記載のバイポーラ型
   ＲＡＭ。 ３、上記バイポーラ型ＲＡＭは、コンピュータに設けら
   れた高速バッファメモリに処理すべき主メモリのデータ
   が格納されているか否かを識別するインデックスアレイ
   を構成するものであることを特徴とする特許請求の範囲
   第１又は第２項記載のバイポーラ型ＲＡＭ。