JPS6045996A - バイポ−ラ型ｒａｍ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、バイポーラ型ＲＡＭに関するもので、例え
ば、大型コンピュータ等における高速バッファメモリに
処理すべきデータが格納されているか否かを識別するイ
ンデックスアレイを構成する高速バイポーラ型ＲＡＭに
有効な技術に関するものである。

〔背景技術〕

大型コンピュータ等においては、その処理速度の高速化
を図るため、主メモリのｌメモリブロック分の記憶容量
を持ち、バイポーラ型ＲＡＭで構成された高速バッファ
メモリが設けられる。この高速バッファメモリに処理す
べき主メモリのデータを転送して、演算装置とペッツア
メモリ間でデ゛−タの処理を行うようにすることによっ
て、その高速化を達成するものである。このバッファメ
モリに処理すべきデータ（主メモリにおける処理すべき
アドレスのデータ）が格納さているか否がを自刑するた
めのインデックスアレイ（ＩＡ）が必要になる。このイ
ンデックスアレイは、バッファメモリに格納さているデ
ータの上記主メモリに対応したアドレス信号が書込まれ
ており、上記アドレス信号を入力すると、その比較一致
の検出信号を出力するものである。

このようなインデックスメモリにあっては、２種類の読
み出し動作モードが用意される。すなわち、１つの動作
モードは、１メモリブロツク（例えばｎビット）のデー
夛を同時に読み出す動作であり、他の１つの動作モード
は、全メモリブロック（例えばｎｘ８ビット）のデータ
を同時に読み出す動作とである。

このような２１１１１の動作モードを持つバイポーラ型
ＲＡＭにあっては、次のような問題の生じることが本願
発明者によって明らかにされた。すなわち、ワード線に
接続されるメモリセルの数が２つの動作モードによって
大きく異なるため、ワード線の選択レベルが変動してし
まう。これは、メモリセルの読み出し電流がワード線駆
動回路を通して供給されるものであるので、読み出しを
行うメモリセルの数に従ってワード線駆動回路から供給
する電流が大きく変動してしまうからである。

このため、メモリセルの続み出し基準電圧Ｖ　ｒｅｆに
対するメモリセルの保持電圧のレベルマージンが悪化す
る。

〔発明の目的） この発明の目的は、動作マージンの拡大を図ったバイポ
ーラ型ＲＡＭを提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

（発明の概要） 本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである６すなわち、動
作モード制御信号を利用して、続み゛出しを行うメモリ
セル数に応じて読み出し基準電圧を切り換えることによ
って、メモリセルの保持電圧と読み出し基準電圧Ｖ　ｒ
ｅｆとのレベルマージンを確保するものである。

〔実施例〕

第１図には、この発明に係るバイポーラ型ＲＡＭの一実
施何を示す概略ブロック図が示されている。同図の各回
路ブロックは、公知の半導体集積回路の製造技術によっ
て１個のシリコンのような半導体基板上において形成さ
れる。

メモリアレイは、特に制限されないが、同図に示すよう
に８個のブロックＢＯ〜Ｂ７により構成される。各メモ
リブロックＢＯ〜Ｂ７は、横の行に１ｎ本（同図におい
ては６４本）のワード線が構成され、縦の列にｎ対（同
図においては７対）の相補データ線対が構成される。上
記各ブロックＢＯ〜Ｂ７からのｎビットの読み出し情作
は、それぞれカラムスイッチ回路を介して比較一致回路
を構成する排他的論理和回路ＥＸの一方の入力に供給さ
れる。また、この排他的論理和回路ＥＸの他方の入力に
は、外部から供給されるアドレス信号が供給される。こ
の実施例では、上記同じ構成のメモリアレイと排他的論
理和回路とがもうＩＩＩ形成される。このような半導体
集積回路は、例えば、−日立製作所から販売されている
大型コンピュータ、商品名’Ｈ−２００Ｈａ等に使用さ
れており、公知であるので、その詳細な説明を省略する
。

第２１１１１には、この発明の一実施例の具体的要部回
路図が示されている。

同図には、代表として１個のメモリセルと、１個のワー
ド線駆動回路と、１（ｌｉｔのカラムスイッチ回路等が
示されている。

メモリセルは、そのベース、コレクタ間が互いに交差結
線された駆動ｎｐｎ）ランジスタＱ５゜Ｑ６と、そのコ
レクタにそれぞれ設けられた負荷抵抗Ｒ４，Ｒ５と、各
抵抗Ｒ４，Ｒ５にそれぞれ並列形態に設けられたクラン
プダイオードＤＩ。

Ｄ２とにより構成されたフリップフロップ回路が用いら
れる。

上記駆動ｎｐｎ　）ランジスタＱ、５．０６は、特゛に
制限されないが、マルチエミッタ構造とされる。

そして、その一方のエミッタは共通化され保持電流源１
ｓｔに接続される。また、上記トランジスタＱ５．Ｑ６
の他方のエミッタはメモリセルの入出力端子とされ、代
表として示されている一対の相補データ（又はディジッ
ト）線ＤＯ，ＤＯにそれぞれ接続される。なお、上記駆
動ｎｐｎトランジスタＱ５．Ｑ６は、ベース及びコレク
タがそれぞれ共通接続された２つのトランジスタにより
、それぞれ構成するものとしてもよい。

上記メモリセルを構成する負荷抵抗Ｒ４，Ｒ５及びクラ
ンプダイオードＤＩ、Ｄ２の共通接続点は、代表として
示されているワード線ＷＯに接続される。上記代表とし
て示され°ζいるメモリセル中心として、横の行には同
様なｎＸ８個のメモリセルが配置され上記ワード線ＷＯ
に接続される。

この横の行には、上記ワード線ＷＯに対応した保持電流
線（保持電流源）１ｓｔが設けられており、上記メモリ
セルの駆動トランジスタＱ５．Ｑ６の上記共通化された
一方のエミッタが接続される。

また、縦の列には、上記同様なｍ個のメモリセルが配置
され、相補データ線ＤＯ，百〇にその入出力端子が共通
に接続される。このような行１列にｎＸ８Ｘｍ個のメそ
リセルが配置され、１つのメモリアレイ　（８個のメモ
リブロックＢＯ〜Ｂ７）が構成される。

代表として示された上記ワード線ＷＯは、Ｘアドレスデ
コード信４ｘを受けるワード線駆動回路に入力される。

このワード線駆動回路は、アドレスデコード信号Ｘを受
けるダーリントン形態のトランジスタＱ３．Ｑ４により
構成される。

Ｘアドレスデコード信号Ｘは、図示しないＸアドレスデ
コーダによって形成される。図示しない適当な回路装置
から供給されるアドレス信号は、図示しない外部端子を
介して図示しないアドレスバッファに入力される。アド
レスバッファは、入力アドレス信号に従った非反転アド
レス信号９反転アドレス信号を形成して上記ＸアＩＸレ
スデコーダに伝える。これによりＸアドレスデコーダが
１つのワード線選択信号を形成するので、１つのワ′−
Ｆ線選択が行われる。

代表として示された相補データ線Ｄｏ、ＤＯは、定電流
源１ｒに接続される。そして、カラムスイッチとしての
トランジスタＱ７．Ｑ８のエミッタがそれぞれ接続され
、そのオン／オフ動作により選択的に相補データ線ＤＯ
，ＤＯに定電流源１ｒで形成した定電流を流すようにす
るものである。

すなわち、トランジスタＱ７．ＱＢがオン状態のときに
は、定電流１１１ｒの定電流がトランジスタＱ７．ＱＢ
に流れるので相補データ線対ＤＯ，ＤＯを非選択状態と
し、トランジスタＱ７．Ｑｆｌがオフ状態のとき上記定
電流を相補データ線対ＤＯ９Ｄ″０に流して選択状態と
する。これらのトランジスタＱ７．ＱＢのベースには、
図示し７ないＹアドレスデコーダで形成されたＹアドレ
スデコード信号Ｙが印加される。図示しない適当な回路
装置から供給されたアドレス信号は、図示しない外部端
子を介して図示しないアドレスバッファに入力される。

アドレスバッファは、入力アドレス信号に従った非反転
アドレス信号９反転アドレス信号を形成して上記Ｙアド
レスデコーダに伝える。これによりＹアドレスデコーダ
がデータＩ１１選択信号を形成するので、上記一対のデ
ータ線選択が行われる。

なお、ｌブロックのデータ線を選択状態とするときには
、その１フロツクに対するＹアドレスデコーダ信号の電
位がロウレベルにされ、残りのブロックに対するＹアド
レスデコーダ信号の電位がハイレベルにされる。また、
全ブロックのデータ線を選択状態とするときには、これ
らのブロックに対するＹアドレスデコード信号の電位が
ロウレベルにされる。１ブロツクを選択するか全ブロッ
クを選択するかは、次に述べるように動作モード制御信
号ＦＳによって決まる。

この実施例では、動作モード制御１１号ＦＳがロウレベ
ルなら、上記１ブロツク（ｎ対）のデータ線を選択状態
とする。また、動作モード制御信号ＦＳがハイレベルな
ら全ブロックｎ対×８のデータ線を選択状態とする。す
なわち、ｎＸＱビットのデータを同時に読み出すように
するものである。

代表として示された列のメモリセルの書込み／読み出し
のために、相補データ線ＤＯ，ＤＯには、そのエミッタ
が結合された電流切り換えスイッチトランジスタＱ９．
ＱＩＯが設けられる。これらのトランジスタＱ、９．Ｑ
１０のコレクタ出力には、それぞれ負荷抵抗Ｒ６，Ｒ７
が設けられ、そのコレクタ出力がセンスアンプＳＡの入
力に伝えられる。センスアンプＳＡは、その増幅動作を
行うとともに、ＥＣＬ　（Ｅｍｉｔｔｅｒ　Ｃｏｕｐｌ
ｏｄ　Ｌｏｇｌｃ；エミッタ　カップルド　ロジック）
で構成された図示しないデータ出カバソファの入力レベ
ルに合致させた出力信号を形成する。データ出カバソフ
ァは、図示しない外部端子から送出する読み出し出力信
号を形成する。

上記電流切り換えスイッチトランジスタＱ９゜ＱＩＯの
ベースには、次に説明する召込ゐ回路の出力電圧ＶＡ、
　ＶＢ　（Ｖｒｅｆ　）が印加される。この宵込み回路
は、差動トランジスタＱｉ３〜Ｑ１５と、その共通エミ
ッタに設りられた定電流源ＩＯと、上記トランジスタＱ
１３．Ｑ、１４のコレクタにそれぞれ設けられた抵抗Ｒ
４，Ｒ５と、この抵抗Ｒ４，Ｒ５とトランジスタＱ、　
ｌ　５のコレクタとの共通接続点と■路の接地電位点と
の間に設置Ｊられた直列形態の抵抗Ｒ１，Ｒ２とで構成
される。

上記トランジスタＱ１３．Ｑ１４のベースには、図示し
ないデータ人力バッファからの書込みデータ信号ｄ　ｉ
ｎ、ｄ　Ｉｎが印加される。トランジスタＱ１５−のベ
ースには、図示しない制御回路により形成されたライト
イネーブル信号ＷＥが印加される。

この宵込み回路は、読み出し動作（ライトイネーブル信
号Ｗ１がハイレベル）のときに、選択されたメモリセル
の保持電圧の中間レベルに設定された読み出し基準電圧
Ｖ　ｒｅｆを形成する。また、１込み回路は、書込み動
作（ライトイネーブル信号ＷＥがロウＬ・ベル）のとき
には、）記データ人力バッファの相補書込みデータ信号
ｄｉｎ、ｄｉｎに従った書込みハイレベル、ロウレベル
信号（ｖ八。

ＶＢ）を形成する。このような２（＋ｆｌレベルのＩｎ
は、トランジスタＱ１１．Ｑ１２及びエミッタに設けら
れた定電流源Ｉとで構成されたエミッタフォロワ回路を
介して上記トランジスタＱ９．ＱｌＯのベースに伝えら
れる。上記書込みロウレベル信号は、選択されたメモリ
セルの保持電圧のロウレベルより低く設定される。この
ような２値レベルによる書込み／読み出し方式は、公知
であるので、その詳細な動作説明を省略する。

この実施例では、読み出し動作時でのツー１！線選択Ｌ
・ベルの変動に応じて基準電圧Ｖｒｅｆ　も変化させる
ため、名！動トランジスタＱ１．Ｑ２と、その共通エミ
ッタに設けられた定電流源■１とで構成された電流切り
換え回路が設けられる。すなわち、−・７１）の差動ト
ランジスタＱｌのベースには、所定の基準電圧■１が印
加され、イ一方の差動トランジスタＱ２のベースには、
動作モード制御化↓ｊＦＳが印加される。そして、上記
トランジスタＱ２のコレクタは、上記抵抗Ｒ１，Ｒ２の
接続点に接続される。すなわち、トランジスタＱ２がオ
ン状態のときに定電流１１は抵抗Ｒｌに流れるよ・うに
される。

第３図には、この実施例の読み出し動作の一例を示す波
形図が示されている。

動作モード制御信号ＦＳがロウレベルで１ビツトの同時
読み出しを行うときには、上記第２図の差動トランジス
タＱｌがオン状態になっているので、定電流１１は抵抗
Ｒ１に流れない。また、ライトイネーブル信号ＷＥはハ
イレベルになっているので、トランジスタＱ１５がオン
状態になり、抵抗Ｒ１，Ｒ２に定電流■０を流す。これ
により、基準電圧Ｖ　ｒｅｆは、ｌ０Ｘ（Ｒ１＋Ｒ２）
により設定された所定の電圧となる。この重圧は、選択
されたメモリセルの保持電圧ＶＣＩ、ＶＣ２の中間レベ
ルとなるように設定されるものである。なお、この実施
例では、メモリセルの駆動トランジスタＱ５がオフ状態
で駆動トランジスタＱ６がオン状態のときを示している
。したがって、トランジスタＱ５のコレクタの保持電圧
ＶＣＩはハイレベルに、トランジスタＱ６のコレクタの
保持電圧ＶＣ２はロウレベルになる。

また、動作モード制御信号ＦＳをハイレベルとして、全
ブロックのメモリビル（ｎ×８個）の読′み出しを行う
ときには、上記ｆｆ１２ＦＩ！Ｊの差動トランジスタＱ
２はメン状態になって定電流１１を抵抗Ｒ１に流すよう
にする。したがって、上記定電流１１と抵抗Ｒ１とによ
り電圧降下Δ■を発生させるものである。これにより基
準電圧Ｖ　ｒｅｆ”は、上記電圧ΔＶだり低下するもの
となる。一方、ワード線の選択レベルは、上記多数のメ
モリセルに流れる読み出し電流１ｒを供給することによ
ってΔＶだけ低下してしまう。このワード線選択レベル
の低下により、選択されたメモリセルの保持電圧ｖｃｉ
’　、ＶＣ２’　も同様に低下する。この実施例では、
上記ワード線の選択レベルの低下分を補償するように基
準電圧Ｖｒｅｆ“が形成される。

これにより、選択されたメモリセルの保持電圧ＶＣ１，
ＶＣ２と基準電圧Ｖｒｅｆとの関係を一定に保つことが
できる。言い換えれば、上記小数のメモリセルの同時読
み出しのときとほり同じ電位関係にすることができる。

〔効　果〕

（１）ワード線に接続されるメモリセルのうち小数のメ
モリセルの同時読み出しのときと、多数のメモリセルの
同時読み出しのときとで、統の出し基準電圧Ｖｒｅｆの
レベルを変化させることによって、選択されたメそリセ
ルにおＧＪる実際のハイレベル側保持電圧の基準電圧Ｖ
　ｒｅｆに対するマージンの悪化を防止することができ
るという効果が１ｑられる。

（２）上記（１）により基準電圧Ｖ　ｒｅｆは、その動
作モードに無関係にメモリセルの保持電圧のは一′中間
レベルに安定させることができるため、必要最小にレベ
ルマージンの設定を行うことができる。これにより、動
作速度の高速化を達成することができるという効果が得
られる。

（３）上記（１１又は（２）により、動作マージンを大
きくできるから、製品の歩留りを高くできるという効果
が得られる。これにより、製品の量産性が図られるから
、その分価格を低くすることができるという効果が期待
できる。

（４）上記（１）又は（２）により、動作マージンが大
きくできることによって、その動作の高ｔａ頼性を実現
することができるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を進展しない範囲で種々変更可
能であることはいうまでもない０例えば、メモリセルの
具体的回路構成は、負荷抵抗とクランプダイオードに代
え、ｐｎｐｌ−ランジスタを用いるもの静穏々の変形を
採ることができる。また、各相補データ線対ＤＯ，ＤＯ
等には、非選択状態において所定の電位に設定するバイ
アス回路等の付加的回路を設けるものであってもよい。

さらに、メモリアレイの具体的構成（メモリブロックの
配分、１！み出しビット数等）は、糧々の変形を採るこ
とができるものである。

〔利用分野〕

この発明は、上記コンピュータシステムにおけるＩへの
他、ワード線に接続された複数のメモリセルのうち１メ
モリブロツクのメモリセルの同時読み出しと、複数ブロ
ックにわたるメモリセルの同時読み出しとを動作モード
制御信号に従って選択的に行う機能を持つバイポーラ型
ＲＡＭに広く利用できるものである。

【図面の簡単な説明】

第１図は、この発明が適用されるバイポーラ型ＲＡＭの
一実施例を示す概略ブロック図、第２図は、この発明の
一実施例を示す要部具体的回路図、 第３図は、そのｉ作を説明するための波形図である。 ＢＯ〜Ｂ７・・メモリブロック、ＥＸ・・排他的論理和
回路 第　１　図 第　２　図 第　３　図

Claims (1)

1. 【特許請求の範囲】 １、ワード線に接続された複数のメモリセルのうちｌメ
   モリブロックのメモリセルの同時読み出しと、複数ブロ
   ックにわたるメモリセルの同時読み出しとを動作モード
   制御信号に従って選択的に行う機能を持つバイポーラ型
   ＲＡＭにおいて、上記動作モード制御信号により複数ブ
   ロックにわたるメモリセルの同時読み出しのときには、
   １ブロツクのメモリセルの同時読み出しに比べて読み出
   し基ｔＰ！電圧を低くするレベル切り換え回路を設けた
   ことを特徴とするバイポーラ型ＲＡＭ。 ２、上記レベル切り換え回路は、基準電圧を形成する抵
   抗回路を分割するとともに、この分割点に上記動作モー
   ド信号に従って動作する電流切り換え回路で形成した電
   流を選択的に流す回路により構成されるものであること
   を特徴とする特許請求の範囲第１項記載のバイポーラ型
   ＲＡＭ。 ３、上記バイポーラ型ＲＡＭは、コンピュータに設けら
   れた高速バッファメモリに処理すべき主メモリのデータ
   が格納されているか否かを識別するインデックスアレイ
   を構成するものであることを特徴とする特許請求の範囲
   第１又はｍ２項記載のバイポーラ型ＲＡＭ。