JPS6046071A - Ｍｉｓ型電界効果トランジスタおよびその製造方法 - Google Patents
Ｍｉｓ型電界効果トランジスタおよびその製造方法Info
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- JPS6046071A JPS6046071A JP58153069A JP15306983A JPS6046071A JP S6046071 A JPS6046071 A JP S6046071A JP 58153069 A JP58153069 A JP 58153069A JP 15306983 A JP15306983 A JP 15306983A JP S6046071 A JPS6046071 A JP S6046071A
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- type impurity
- insulating film
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/601—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs
- H10D30/608—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs having non-planar bodies, e.g. having recessed gate electrodes
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
この発明は、毘密度化に適したＭＩＳ型電界効果トラン
ジスタおよびその製造方法に関する。
ジスタおよびその製造方法に関する。
（従来技術）
近年のＭＯ８ＬＳＩの高密度化はめざましく、既に２５
６キロビツ）ＤＲＡＭ ４実用化の段階にある。
６キロビツ）ＤＲＡＭ ４実用化の段階にある。
今後、さらに高密度化を計る上で微細加工技術とともＶ
ＣＭＯＳ Ｆ ＥＴ （Ｍｅｔａｌ ０ｘｉｄｅ Ｓｅ
ｍｉｃｏｎｄｕｃｔｏｒＦｉｅｌｄ ＥＢｅｃｔ Ｔｒ
ａｎｓｉｓｔｏｒ ）の微細化が重要になってきている
。従来から広く用いられているヒ素インプラチージョン
によってダートとセルファラインで形成されたー ソースドレインをもつＭＯＳＦＥＴはチャネル長の短縮
（７ｔとえば２μｍ以下）に伴ないドレイン近傍が高電
界になり、この高電界にエフ発生したホットキャリアが
ダート酸化膜中に注入されＭＯＳＦＥＴの特性が劣化（
閾値電圧■ＴＨの上界と相互コンダクタンス２ｍの減少
を示す）するホットキャーリア効果が生ずる。このホッ
トキャリア効果はＭＯＳＦＥＴの微細化において最も大
きな問題であり、従来の技術では電源電圧（従来電源電
圧５〜８Ｖ）ｉ低下させて動作させる以外有力な回避策
にない。
ＣＭＯＳ Ｆ ＥＴ （Ｍｅｔａｌ ０ｘｉｄｅ Ｓｅ
ｍｉｃｏｎｄｕｃｔｏｒＦｉｅｌｄ ＥＢｅｃｔ Ｔｒ
ａｎｓｉｓｔｏｒ ）の微細化が重要になってきている
。従来から広く用いられているヒ素インプラチージョン
によってダートとセルファラインで形成されたー ソースドレインをもつＭＯＳＦＥＴはチャネル長の短縮
（７ｔとえば２μｍ以下）に伴ないドレイン近傍が高電
界になり、この高電界にエフ発生したホットキャリアが
ダート酸化膜中に注入されＭＯＳＦＥＴの特性が劣化（
閾値電圧■ＴＨの上界と相互コンダクタンス２ｍの減少
を示す）するホットキャーリア効果が生ずる。このホッ
トキャリア効果はＭＯＳＦＥＴの微細化において最も大
きな問題であり、従来の技術では電源電圧（従来電源電
圧５〜８Ｖ）ｉ低下させて動作させる以外有力な回避策
にない。
しかしながら、電源電圧を低下させることに現在広く用
いられているＴＴＬ（トランジスタ、トランジスターロ
ジック）レベルのインターフェースとの互換性や耐雑音
性の観点から好ましくない。
いられているＴＴＬ（トランジスタ、トランジスターロ
ジック）レベルのインターフェースとの互換性や耐雑音
性の観点から好ましくない。
したがって従来技術ではＭＯＳＦＥＴの微細化は既に限
界に近づいていると考えられる。
界に近づいていると考えられる。
（発明の目的）
この発明は、上記従来の欠点全除去するためになされた
もので、微細構造短チャンネルｆＶ１．ｌ５ＦＥＴの中
ツトキャリア効果を低減させることができ、しかもＮ一
層不鈍物漉度金精度よく抑制でき、ＭＯＳＦＥＴの特性
のばらつきを抑制できる微細構造短チャンネルのＭＩＳ
型電界効果トランジスタおよびその製造方法を提供する
ことを目的とする。
もので、微細構造短チャンネルｆＶ１．ｌ５ＦＥＴの中
ツトキャリア効果を低減させることができ、しかもＮ一
層不鈍物漉度金精度よく抑制でき、ＭＯＳＦＥＴの特性
のばらつきを抑制できる微細構造短チャンネルのＭＩＳ
型電界効果トランジスタおよびその製造方法を提供する
ことを目的とする。
（発明の構成）
この発明のＭＩＳ型電界効果トランジスタおよびその製
造方法は、第１導電型半導体基板あるいは半導体層上に
ダート絶縁膜を形成し、このダート絶縁膜上にダート電
極を形成し、このダート電極と自己整合的に半導体基板
あるいは半導体層を堀り下げた位置に高濃度第２導電型
不純物ドーゾ層を形成し、ダート酸化膜の下のチャンネ
ル部分とこの高濃度第２導電型不純物ドープ層との間の
設差部に低濃度第２導電型不純物層全形成する工うにし
たものである。
造方法は、第１導電型半導体基板あるいは半導体層上に
ダート絶縁膜を形成し、このダート絶縁膜上にダート電
極を形成し、このダート電極と自己整合的に半導体基板
あるいは半導体層を堀り下げた位置に高濃度第２導電型
不純物ドーゾ層を形成し、ダート酸化膜の下のチャンネ
ル部分とこの高濃度第２導電型不純物ドープ層との間の
設差部に低濃度第２導電型不純物層全形成する工うにし
たものである。
（実施例）
以下、この発明のＭＩＳ型電界効果トランジスタおよび
その製造方法の実施例について図面に基づき説明するが
、第１の実施例では、Ｎチャンネルシリコングー）ＭＯ
ＳＦＥＴについて説明する。
その製造方法の実施例について図面に基づき説明するが
、第１の実施例では、Ｎチャンネルシリコングー）ＭＯ
ＳＦＥＴについて説明する。
第１図はこの第１の実施例の平面図であり、第２図は第
１図の八−に腺における断面図である。
１図の八−に腺における断面図である。
この第１図および第２図の両図において、１はシリコン
半導体基板であり、２は分離用の酸化膜である。
半導体基板であり、２は分離用の酸化膜である。
また、３はダート酸化膜であり、このダート酸化膜３上
にダート電極４が形成されている。ドレインおよびソー
スはダート電極４に工ってセルファラインで形成された
段差の側壁部にある不純物濃度ｌＸ１０１６ないし１×
ｌＯ町１８のＮ一層５，５′を段差底部に作られた不純
物濃度１×１０１９ないしＩ Ｘ １０” ｃｍ−８の
Ｎ＋層６，６′から構成されている。
にダート電極４が形成されている。ドレインおよびソー
スはダート電極４に工ってセルファラインで形成された
段差の側壁部にある不純物濃度ｌＸ１０１６ないし１×
ｌＯ町１８のＮ一層５，５′を段差底部に作られた不純
物濃度１×１０１９ないしＩ Ｘ １０” ｃｍ−８の
Ｎ＋層６，６′から構成されている。
段差の上部には、上記ダート酸化膜３とポリシリコンに
よるゲート電極４が形成されている。このダート酸化膜
３１ゲート電極４お工びソース・ドレインとなるＮ＠ｅ
；、６’は絶縁膜７の所望の個所に設けられたコンタク
トホール８１Ｃよって、アルミ配線９と接続されている
。最後に保護膜１゜が形成されている。
よるゲート電極４が形成されている。このダート酸化膜
３１ゲート電極４お工びソース・ドレインとなるＮ＠ｅ
；、６’は絶縁膜７の所望の個所に設けられたコンタク
トホール８１Ｃよって、アルミ配線９と接続されている
。最後に保護膜１゜が形成されている。
次に、上述したＭＯＳＦＥＴの製造方法について説明す
る。第３図（ａ）〜第３図（ｆ）はその一実施例の工程
説明図であり、この第３図（ａ）〜第３図（ｆ）におい
て、第１図および第２図と同一部分には同一符号を付し
て述べる。
る。第３図（ａ）〜第３図（ｆ）はその一実施例の工程
説明図であり、この第３図（ａ）〜第３図（ｆ）におい
て、第１図および第２図と同一部分には同一符号を付し
て述べる。
まず、第３図（ａ）に示すように、Ｐ型シリコン半導体
基板ｌ上のアクティブ領域にダート絶縁膜としてのダー
トシリコン酸化膜３を膜厚３００Ａで形成シ、（−の上
１ｃｆ−）電極４としてポリシリコン１ｃＶＤｉＫエク
４０００Ａ堆積させる。ポリシリコンに導電性をもたせ
るため、たとえばリン（Ｉ））の工うな不純物をドープ
する。
基板ｌ上のアクティブ領域にダート絶縁膜としてのダー
トシリコン酸化膜３を膜厚３００Ａで形成シ、（−の上
１ｃｆ−）電極４としてポリシリコン１ｃＶＤｉＫエク
４０００Ａ堆積させる。ポリシリコンに導電性をもたせ
るため、たとえばリン（Ｉ））の工うな不純物をドープ
する。
次に、第３図（ｂ）に示すように、ホトリソグラフィー
技術を用いレジストパタン５１をマスクにし、ポリシリ
コンをドライエツチングし、さらにポリシリコンをマス
クとしてダートｙ化膜３′（ｉ−フッ酸によりエツチン
グし、第３図（ｂ）の形状となる。
技術を用いレジストパタン５１をマスクにし、ポリシリ
コンをドライエツチングし、さらにポリシリコンをマス
クとしてダートｙ化膜３′（ｉ−フッ酸によりエツチン
グし、第３図（ｂ）の形状となる。
次に、第３図（Ｃ）の工うに、レジスト５１およびダー
ト電極４をマスクに用いる砒素（Ａｓ） ｆ ５ Ｘ
１０”ないしＩ Ｘ １０ ｔｏｎｓＡｔ４のド−ズ量
でイオンインプラチージョンして濃度１ ×１０１６〜
Ｉ Ｑ １０！ｌｌｌ！ ｔ７ｎ−！’のＮ一層５，５
′を形成する。
ト電極４をマスクに用いる砒素（Ａｓ） ｆ ５ Ｘ
１０”ないしＩ Ｘ １０ ｔｏｎｓＡｔ４のド−ズ量
でイオンインプラチージョンして濃度１ ×１０１６〜
Ｉ Ｑ １０！ｌｌｌ！ ｔ７ｎ−！’のＮ一層５，５
′を形成する。
次に、第３図（ｄ）に示す工うに、レジスト５１全マス
クにし、反応性イオンエツチャーにより異方性エツチン
グを行い、シリコン半導体基板ｌを２００ＯＡないし３
０００Ａエツチングする。これにＬクダート電極４とＰ
型シリコン半導体基板１との段差の側壁にはダート酸化
膜３の下ＫまわりこんだＮ一層５．５′が残る。この状
態でレジスト５１を除去すると、第３図（ｄ）の形状と
なる。
クにし、反応性イオンエツチャーにより異方性エツチン
グを行い、シリコン半導体基板ｌを２００ＯＡないし３
０００Ａエツチングする。これにＬクダート電極４とＰ
型シリコン半導体基板１との段差の側壁にはダート酸化
膜３の下ＫまわりこんだＮ一層５．５′が残る。この状
態でレジスト５１を除去すると、第３図（ｄ）の形状と
なる。
次に、第３図（ｅ）に示すように１．ポリシリコンのダ
ート電極４をマスクにして全面に砒素を５×１０′Ｌ５
ないし２ Ｘ １０ ＋ｏｎｓＡｄのドーズ址でイオン
インプラチージョンシテ、濃Ｋ Ｉ Ｘ １０’ 〜Ｉ
Ｘ １０２１ｃｍ−８（１）Ｎ層６．６′を形成する
。イオンインプラチージョンした砒素全電気的に活性化
するために９５０℃で１時間アニールを行う。
ート電極４をマスクにして全面に砒素を５×１０′Ｌ５
ないし２ Ｘ １０ ＋ｏｎｓＡｄのドーズ址でイオン
インプラチージョンシテ、濃Ｋ Ｉ Ｘ １０’ 〜Ｉ
Ｘ １０２１ｃｍ−８（１）Ｎ層６．６′を形成する
。イオンインプラチージョンした砒素全電気的に活性化
するために９５０℃で１時間アニールを行う。
その後、第３図（ｆ）に示すように、絶縁膜７をＰＳＧ
（リンシリカガラス）などで形成し、所望な場所にコ
ンタクトホール８全開孔し、アルミ配線９を施す。最後
に保護膜１０を窒化シリコン膜で形成し、ＭＯＳＦＥＴ
の製造工程全完了する。
（リンシリカガラス）などで形成し、所望な場所にコ
ンタクトホール８全開孔し、アルミ配線９を施す。最後
に保護膜１０を窒化シリコン膜で形成し、ＭＯＳＦＥＴ
の製造工程全完了する。
以上説明しｆｃように、第１の実施例では、ドし＋ −
イン拡散層がＮ−Ｎ 構造となるため、ドレイン近傍で
の電界集中が抑制で＠ダート長が短いＮＯ，５ＦＥＴに
おいてもホットキャリアの発生が低減される。
の電界集中が抑制で＠ダート長が短いＮＯ，５ＦＥＴに
おいてもホットキャリアの発生が低減される。
従来の構造では、実効ダート長２μｍのＭｏ５ｔ”ＥＴ
のソースドレイン間のブレークダウン電圧は１０■前後
であるのに対し、この発明の構造では実効ダート長１μ
ｍでも１２Ｖ程度が得られ、エフ微細なＭＯＳＦＥＴを
実現できる。
のソースドレイン間のブレークダウン電圧は１０■前後
であるのに対し、この発明の構造では実効ダート長１μ
ｍでも１２Ｖ程度が得られ、エフ微細なＭＯＳＦＥＴを
実現できる。
また、短チャンネル化によるしきい値電圧の低下も緩和
され、回路設計および製造プロセスのマージンが拡大さ
れる利点があるとともに、側壁のＮ一層のためゲートソ
ースおよびゲートドレイン間の寄生容量が一減少し、高
速動作が可能となる利 １点もある。
され、回路設計および製造プロセスのマージンが拡大さ
れる利点があるとともに、側壁のＮ一層のためゲートソ
ースおよびゲートドレイン間の寄生容量が一減少し、高
速動作が可能となる利 １点もある。
さらに、製造工程の面から見れば、従来の構造とくらべ
、同一マスク数で済むため、大幅に工程を増加すること
なく製造可能である。
、同一マスク数で済むため、大幅に工程を増加すること
なく製造可能である。
ソース・ドレイン間ブレークダウン電圧などを支配する
重要なプロセスパラメータであるＮ一層５．５′の長さ
Ｌｓ （第２図参照）お工びＮ一層の不純物濃度は主に
Ｎ一層形成イオンインシラチージョンのド−ズ量と打ち
込みエネルギお工びその後の工程における熱処理の３点
に工って決定されるため、長さり、お工びＮ−暦年鈍物
濃度を精度よく制御できる。
重要なプロセスパラメータであるＮ一層５．５′の長さ
Ｌｓ （第２図参照）お工びＮ一層の不純物濃度は主に
Ｎ一層形成イオンインシラチージョンのド−ズ量と打ち
込みエネルギお工びその後の工程における熱処理の３点
に工って決定されるため、長さり、お工びＮ−暦年鈍物
濃度を精度よく制御できる。
したがって、製造工程によるＭＯＳＦＥＴの特性。
ばらつきを抑えられる利点も得られる。
なお、この発明は、基板あるいは基板中に設けられたウ
ニルミＮ型とし、不純物の極性全反転させればＰチャン
ネルＭＯ８ＦＥＴにも利用することができる。
ニルミＮ型とし、不純物の極性全反転させればＰチャン
ネルＭＯ８ＦＥＴにも利用することができる。
また、ダート電極にポリシリコン以外にたとえばモリブ
デンシリサイドのような材料を用いることも可能である
。
デンシリサイドのような材料を用いることも可能である
。
（発明の効果）
以上の工うに、この発明のＭＩＳ型電界効果トランジス
タお工びその製造方法によれば、第１導電型の半導体基
板あるいは半導体層上にダート絶縁膜全形成し、このダ
ート絶縁膜上にダート電極全構成し、ダート電極と自己
整合的に半導体基板あるいは半導体層を堀り下げた位置
に第２導電型不純物ドープ層を形成し、この第２高濃度
第２導電型不純物ドープ層とダート酸化膜の下のチャン
ネル部分との間に低濃度の第２導電型不純物層を形成す
るようにしたので、ドレイン近傍での電界集中が抑制で
きる。
タお工びその製造方法によれば、第１導電型の半導体基
板あるいは半導体層上にダート絶縁膜全形成し、このダ
ート絶縁膜上にダート電極全構成し、ダート電極と自己
整合的に半導体基板あるいは半導体層を堀り下げた位置
に第２導電型不純物ドープ層を形成し、この第２高濃度
第２導電型不純物ドープ層とダート酸化膜の下のチャン
ネル部分との間に低濃度の第２導電型不純物層を形成す
るようにしたので、ドレイン近傍での電界集中が抑制で
きる。
これにともない、ダート長が短いＭＯＳＦＥＴにおいて
もホットキャリアの発生が低減され、微細なＭＯｉ９Ｆ
ＥＴが実現できるとともに、短チャンネル化によるしき
い値電圧の低下が緩和され回路設計ト製造プロセスのマ
ージンが拡大される利点がある。
もホットキャリアの発生が低減され、微細なＭＯｉ９Ｆ
ＥＴが実現できるとともに、短チャンネル化によるしき
い値電圧の低下が緩和され回路設計ト製造プロセスのマ
ージンが拡大される利点がある。
また、製造工程におけるＭＯＳＦＥＴの特性およびばら
つきを抑制できる利点がある。
つきを抑制できる利点がある。
第１図はこの発明のＭＩＳ壓電界効果トランジスタの第
１の実施例の平面図、第２図は第１図のＡ−ににおける
断面図、第３図（ａ）〜第３図（ｆ）はこの発明のＭＩ
Ｓ型電界効果トランジスタの製造方法の一実施例の製造
工程全説明した図である。 １・・・シリコン半導体基板、２・・・酸化膜、３・・
・ダート酸化膜、４・・・ダート電極、５，５′・・・
Ｎ一層、６．６′・・・Ｎ層、７・・絶縁膜、８・・・
コンタクトホール、９・・・アルミ配線、１０・・・保
護膜。 特許出願人 沖電気工業株式会社 第 １ 図 一２９武− 第３図 手続補正書 昭和Ｕつ年１月１８日 特許庁長官若杉和夫 殿 １、事件の表示 昭和５８年 特 許 願第１５３０６９ 号２、発明の
名称 ＭＩＳｆｆｉ電界効果トランジスタおよびその製造方法
３、補正をする者 事件との関係 特 許 出願人 （０２９）沖電気工業株式会社 ４、代理人 ５、補正命令の日付 昭和 年 月 日（自発）６、補
正の対象 明細書の特許請求の範囲および発明の詳細な説明の掴 ７、補正の内容 ７ 補正の内容 １）明細書の「２、特許請求の範囲」を別紙の通り訂正
する。 ２）明＃Ｉ書３頁４行および５行 ［インで形成された。 ソースドレインをもつＭＯＳＦＥＴはチャネル長」 を「インで形成されたソースドレ４ンヶもつＭＯＳＦＥ
Ｔは、チャネル長」と訂正する。 ２、特許請求の範囲 （１）第１導電型半導体基板あるいは半導体層上に形成
されたダート絶縁膜と１、前記ダート絶縁膜上に形成さ
れたダート電極と、このダート電極と自己整合的に前記
半導体基板あるいは半導体層を堀シ下げた位置に形成さ
れた高濃度第２導電型不純物ドーグ層と、前記ダート酸
化膜の下のチャネル部分と前記高濃度第２導電型不純物
ドーグ層との間の段差部に形成された低濃度第２導電型
不純物ドープ層を具備することを特徴とするＭＩＳ型電
界効果トランジスタ。 （２）第１導電型半導体基板あるいは半導体層上にｙ−
ｈ絶縁膜全形成してその上にケ゛−ト電極を形成する工
程と、前記ダート電極の所定領域を残してエツチングす
るとともにこの残存したダート電極をマスクとして前記
ダート絶縁膜全エツチングしかつ残存したダート電極と
ダート絶縁膜をマスクとして前記半導体基板あるいは半
導体層にイオン打込みを行って亘濃度第２導電型不純惣
ドー１層を形成する工程と、この狸濃度第２導電型不純
物ドーゾ層の異方性エツチングを行って前記ケ゛−ト絶
縁膜の下にのみ前記皇濃度第２導電型不純物ドーゾ層全
残存させる工程と、前記異方性エツチングを行った個所
に前記ケ゛−ト電極をマスクとしエイオン打込みを行っ
て！濃度第２導電型不純物ドープ層を形成する工程とよ
シなるＭＩＳ型電界効果トランジスタの製造方法。 ■
１の実施例の平面図、第２図は第１図のＡ−ににおける
断面図、第３図（ａ）〜第３図（ｆ）はこの発明のＭＩ
Ｓ型電界効果トランジスタの製造方法の一実施例の製造
工程全説明した図である。 １・・・シリコン半導体基板、２・・・酸化膜、３・・
・ダート酸化膜、４・・・ダート電極、５，５′・・・
Ｎ一層、６．６′・・・Ｎ層、７・・絶縁膜、８・・・
コンタクトホール、９・・・アルミ配線、１０・・・保
護膜。 特許出願人 沖電気工業株式会社 第 １ 図 一２９武− 第３図 手続補正書 昭和Ｕつ年１月１８日 特許庁長官若杉和夫 殿 １、事件の表示 昭和５８年 特 許 願第１５３０６９ 号２、発明の
名称 ＭＩＳｆｆｉ電界効果トランジスタおよびその製造方法
３、補正をする者 事件との関係 特 許 出願人 （０２９）沖電気工業株式会社 ４、代理人 ５、補正命令の日付 昭和 年 月 日（自発）６、補
正の対象 明細書の特許請求の範囲および発明の詳細な説明の掴 ７、補正の内容 ７ 補正の内容 １）明細書の「２、特許請求の範囲」を別紙の通り訂正
する。 ２）明＃Ｉ書３頁４行および５行 ［インで形成された。 ソースドレインをもつＭＯＳＦＥＴはチャネル長」 を「インで形成されたソースドレ４ンヶもつＭＯＳＦＥ
Ｔは、チャネル長」と訂正する。 ２、特許請求の範囲 （１）第１導電型半導体基板あるいは半導体層上に形成
されたダート絶縁膜と１、前記ダート絶縁膜上に形成さ
れたダート電極と、このダート電極と自己整合的に前記
半導体基板あるいは半導体層を堀シ下げた位置に形成さ
れた高濃度第２導電型不純物ドーグ層と、前記ダート酸
化膜の下のチャネル部分と前記高濃度第２導電型不純物
ドーグ層との間の段差部に形成された低濃度第２導電型
不純物ドープ層を具備することを特徴とするＭＩＳ型電
界効果トランジスタ。 （２）第１導電型半導体基板あるいは半導体層上にｙ−
ｈ絶縁膜全形成してその上にケ゛−ト電極を形成する工
程と、前記ダート電極の所定領域を残してエツチングす
るとともにこの残存したダート電極をマスクとして前記
ダート絶縁膜全エツチングしかつ残存したダート電極と
ダート絶縁膜をマスクとして前記半導体基板あるいは半
導体層にイオン打込みを行って亘濃度第２導電型不純惣
ドー１層を形成する工程と、この狸濃度第２導電型不純
物ドーゾ層の異方性エツチングを行って前記ケ゛−ト絶
縁膜の下にのみ前記皇濃度第２導電型不純物ドーゾ層全
残存させる工程と、前記異方性エツチングを行った個所
に前記ケ゛−ト電極をマスクとしエイオン打込みを行っ
て！濃度第２導電型不純物ドープ層を形成する工程とよ
シなるＭＩＳ型電界効果トランジスタの製造方法。 ■
Claims (2)
- （１）第１導電型半導体基板あるいは半導体層上に形成
されたダート絶縁膜と、前記ダート絶縁膜上に形成され
たダート電極と、このダート電極と自己整合的に前記半
導体基板あるいは半導体層を堀り下げた位置に形成され
た高濃度第２導電型不純物ドープ層と、前記ダート酸化
膜の下のチャネル部分と前記高濃度第２導電型不純物ド
ープ層との間の段差部に形成された低濃度第２導電型不
純物ド−プ層を具備することを特徴とするＭＩＳ型電界
効果トランジスタ。 - （２）第１導電型半導体基板あるいは半導体層上にダー
ト絶縁膜を形成してその上にダート電極全形成する工程
と、前記ダート電極の所定領域を残してエツチングする
とともにこの残存したダート電極をマスクとして前記ダ
ート絶縁膜をエツチングしかり残存したダート電極とダ
ート絶縁膜をマスクとして前記半導体基板あるいは半導
体層をマスクとしてイオン打込みを行って高濃度第２導
電型不純物ドープ層を形成する工程と、この高濃度第２
導電型不純物ド−プ層の異方性エツチングを行って前記
ゲート絶縁膜の下にのみ前記高濃度第２導電型不純物ド
−プ層を残存させる工程と、前記異方性エツチングを行
った個所にイオン打込みを行って低濃度第２導電型不純
物ド−プ層を形成する工程と、ＣりなるＭＩＳ型電界効
果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58153069A JPS6046071A (ja) | 1983-08-24 | 1983-08-24 | Ｍｉｓ型電界効果トランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58153069A JPS6046071A (ja) | 1983-08-24 | 1983-08-24 | Ｍｉｓ型電界効果トランジスタおよびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6046071A true JPS6046071A (ja) | 1985-03-12 |
| JPH053135B2 JPH053135B2 (ja) | 1993-01-14 |
Family
ID=15554302
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58153069A Granted JPS6046071A (ja) | 1983-08-24 | 1983-08-24 | Ｍｉｓ型電界効果トランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6046071A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63164368A (ja) * | 1986-12-26 | 1988-07-07 | Nec Corp | 絶縁ゲ−ト型半導体装置 |
| US4876213A (en) * | 1988-10-31 | 1989-10-24 | Motorola, Inc. | Salicided source/drain structure |
| US5798291A (en) * | 1995-03-20 | 1998-08-25 | Lg Semicon Co., Ltd. | Method of making a semiconductor device with recessed source and drain |
-
1983
- 1983-08-24 JP JP58153069A patent/JPS6046071A/ja active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63164368A (ja) * | 1986-12-26 | 1988-07-07 | Nec Corp | 絶縁ゲ−ト型半導体装置 |
| US4876213A (en) * | 1988-10-31 | 1989-10-24 | Motorola, Inc. | Salicided source/drain structure |
| US5798291A (en) * | 1995-03-20 | 1998-08-25 | Lg Semicon Co., Ltd. | Method of making a semiconductor device with recessed source and drain |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH053135B2 (ja) | 1993-01-14 |
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