JPS6046453B2 - バツフアメモリの制御方式 - Google Patents

Description

【発明の詳細な説明】 （１）発明の技術分野 本発明は高速動作を実現するため先読み操作を受けるバ
ッファメモリの制御方式に係り特に高速でスキップ動作
を実現するバッファメモリの制御方式に関する。

（２）技術の背景及従来技術の問題点 今日情報処理装置の動作速度はますます高速化し、高速
化の要求に応えるためバッファメモリの読み出しにおい
ても、将来必要なデータをあらかじめバッファレジスタ
に読み出しておく先読みという方法がとられることがあ
る。

このような先読みを伴うメモリ読み出し回路においてメ
モリの読み出しを番地ごとに順次行わす不要な番地をと
ば−して読み出しを行うスキップ動作を行う場合、従来
の方式では、アドレスカウンタは番地ごとに順次ステッ
プアップする外ないので、スキップのため必要な番地を
空読みしたのち必要な番地の内容を読み出すようにして
いた。例えば１番地を読み出した後２番地をとばして３
番地を読み出すときにも、２番地の読み出しサイクル分
の時間を省略することはできず、無駄なりロックサイク
ルを必要とし高速動作の妨げとなつていた。（３）発明
の目的 本発明は複数番地をとばして読み出す複数スキップのス
キップ動作を行う際に上記の無駄なり口’ツクサイクル
を必要とせず、例えば１クロックサイクルで任意のステ
ップのスキップを可能とし情報処理の高速化の要求に応
えるものである。

（４）発明の構成本発明の構成は特許請求の範囲のとお
りであり、スキップするステップ数に応じてメモリバン
クを複数に分割し、各メモリバンクごとにリードアドレ
スカウンタ及びバッファレジスタを設けたブロック構成
とし各メモリバンクを交互にアクセスすることも、同時
にアクセスすることも可能となるように構成してある。

通常は上記複数のメモリバンクを交互にアクセスしてい
るが、特定のブロックからスキップをする場合には上記
複数のメモリバンクを同時にアクセスし、且つ出力を該
特定のブロックからのみに固定することによりメモリバ
ンク（ブロック）の数に応じた数のスキップを達成でき
る。例えば、メモリバンクを２つに分割し、一方のメモ
リバンクを含むブロックを第１ブロック、他方のメモリ
バンクを含むブロックを第２ブロックとし、第１ブロッ
クのメモリバンクには０，２，４，６など隅数の番地を
、第２ブロックのメモリバンクには１，３，５，７など
奇数の番地を与えておく。通常の読み出しに際して上記
２つのブロックを交互にアクセスすることにより、０，
１，２，３・・・・・・のごとく番地順の読み出し出力
が得られる。いま、１番地をアクセス後３番地にスキッ
プするときには第１ブロックと第２ブロックを同時にア
クセスする。このとき第１ブロックでは３番地をアクセ
スし、第２ブロックでは２番地をアクセスするが、読み
出し出力を第１ブ七ツクに固定して得れば１クロックサ
イクルで１番地から３番地へスキップしたことになる。
以後は第２ブロックをアクセスすれば４番地が得られ従
前通り交互のアクセスをくり返せば番地順の読み出しが
できる。（５）発明の実施例 実施例１ 先ず２ステップのスキップを実現する例を第１図に示す
。

同図１，１″はメモリバンク、２，２″はアドレスカウ
ンタ、３，３″は出力バッファレジスタであり、１，２
，３の組み合わせにより第１ブロックを、１″，２″，
３″の組合わせにより第２ブロックを構成している。第
１ブロックのメモリバンク１には０，２，４，６などの
偶数番地が、第２ブロックのメモリバンク２には１，３
，５，７などの奇数番地が割り当てられている。５はマ
ルチプレクサであり、フリップフロップ４の信号に従い
ブロック１の出力バッファレジスタ３とブロック２の出
力バッファレジスタ３１のいずれかのデータを選択して
レジスタ６に表示させる。

フリップフロップ４は１ステップに反転するトグルフリ
ツプフロツプであり、通常は第１ブロックと第２ブロッ
クに１ステップ毎に交互にカウントイネーブル信号を振
り分け、かつマルチプレクサ５を交互に切り換える。７
はカウントイネーブル信号入力線、８はスキップ信号入
力線であり９のフリップフロップは動作の始めに第１、
第２ブロック双方にカウントイネーブル信号を入れ初期
先読みを行なうためのものである。

初期状態ではフリップフロップ４はプリセット状態、フ
リップフロップ９はリセット状態にあり、アドレスカウ
ンタ１はＯ番地、アドレスカウンタ２は１番地を指して
いる。第１番目のカウントイネーブル信号が入ると第１
ブロック、第２ブロックが共にアクセス可能となりメモ
リバンク１，１″が同時にアクセスされ、出力バフアレ
ジスタ３にＯ番地のデータが、同レジスタ３″に１番地
のデータが書き込まれ、該周期の最後にアドレスカウン
タ２，２″はステップアップしてそれぞれ２番地３番地
を指して待機する。

フリップフロップ９がセットされ、以後セット状態を保
つ。第２番目のカウントイネーブルによつて第１ブロッ
クのみアクセス可能となりメモリバンク１の第２番目が
アクセスされ、出力バッファレジスタ３にデータが書き
込まれる。

この間マルチブレイクサ５は第１ブロックを指しており
レジスタ６には０番地のデータが表示される。アドレス
カウンタ２は４番地を指して待機する。第３番目のカウ
ントイネーブルによりフリップフロップ４が反転し第２
ブロックのみアクセス可能となる。

マルチプレクサ５は第２ブロックを指し、レジスタ６に
１番地のデータを表示する。メモリバンク１″の３番地
がアクセスされ出力バッファレジスタ３″にデータが書
き込まれアドレスカウンタ２″は５番地を指す。以後同
様に進行する。このときスキップ入力が入ると、フリッ
プフロップ４は反転せずマルチプレクサ５も第２ブロッ
クに固定され、３番地のデータが出力される。

アドレスカウンタ２，２５共にカウントされ、メモリバ
ンク１，１″が共にアクセスされ出力バツフ”アレジス
タに４番地、５番地のデータがそれぞれセットされ、ス
キップが達成される。以後は上記と同様様進行する。実
施例２ 第２図は任意のＮステップの先読み、スキップを実現す
る例である。

１０はスキップ数Ｎのカウンタ（ＣＮＴＯ）、１１はＮ
のデコーダ（ＤＥＣ）である。

１２で示すＮ個のブロックは第１図の第１ブロック、第
２ブロックの構成と同じでありそれぞれのメモリバンク
にはＮ番地おきの番地があてｌられている。

１３はマルチプレクサ、１４はレジスタ、１５はスキッ
プ入力線、１６はカウントイネーブル入力線、１７はフ
リップフロップである。

第１図の例と同様初期状態でフリップフロップ１７はリ
セットされており第１番目のカウントイネーブル信号に
よつてカウンタ１０はカウントされず、Ｎ個のブロック
すべてにイネーブルがかかり、初期先読みが行われる。
第２番号以降のカウントイネーブル信号によりカアウン
タ１０は１ステップづつカウントされ第１ブロックから
順次アクセスされる。途中でスキップ入力が入ると、カ
ウンタはカウントアップせず、マルチプレクサ１３も特
定のブロックを指したまま切り替えを行なわず、すべて
のブロックにイネーブル信号が加わる。

各ブロックのアドレスカウンタはステップアップし、そ
れぞれのメモリバンクのＮ番地先のアドレスがアクセス
される。上記特定のブロックはＮ番地先のデータを出力
するので１ステップに要する時間でＮステップのスキッ
プが実現される。（６）発明の効果 以上のとおり本発明によつて任意のステップのスキップ
を１ステップに要する時間で実現できるため、従来のス
キップ方式に比べ格段の高速化を実現できる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す図、第２図は他の実施
例を示す図である。 １，１″；メモリバンク、２，２″；アドレスカウンタ
、３，３５；出力バッファレジスタ、４゜フリップフロ
ップ、５，１３；マルチプレクサ、６，１４；レジスタ
、７，１６：カウントイネーブル信号入力線、８，１５
；スキップ信号入力線、９；フリップフロップ（初期先
読み用）１０；カウンタ、１１；デコーダ、１２；ブロ
ック。

Claims (1)

【特許請求の範囲】
1. １ 先読み操作を受けるバッファメモリの制御方式にお
   いて前記バッファメモリが複数のバッファレジスタを有
   してなり、該複数のバッファレジスタの各々に対応する
   メモリバンクおよびアドレスカウンタを設け、通常は前
   記個々のメモリバンクを交互にアクセスして前記バッフ
   ァレジスタに書込み行ないスキップ操作に際して前記各
   メモリバンクを同時にアクセスし前記各バッファレジス
   タの内容を更新することを特徴とするバッファメモリの
   制御方式。