JPS6046745B2 - メモリアクセス方式 - Google Patents
メモリアクセス方式Info
- Publication number
- JPS6046745B2 JPS6046745B2 JP53098222A JP9822278A JPS6046745B2 JP S6046745 B2 JPS6046745 B2 JP S6046745B2 JP 53098222 A JP53098222 A JP 53098222A JP 9822278 A JP9822278 A JP 9822278A JP S6046745 B2 JPS6046745 B2 JP S6046745B2
- Authority
- JP
- Japan
- Prior art keywords
- memory
- protect
- central processing
- processing unit
- data channel
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Memory System (AREA)
- Storage Device Security (AREA)
Description
【発明の詳細な説明】
本発明はメモリアクセス方式、たとえば電子交換器の
中央処理系などにおいて、データチャネル等から主記憶
装置へデータを蓄積する際の書込アドレス違反検出を行
うメモリアクセス方式に関する。
中央処理系などにおいて、データチャネル等から主記憶
装置へデータを蓄積する際の書込アドレス違反検出を行
うメモリアクセス方式に関する。
従来メモリ保護を行う方法として、たとえば、メモリ
のブロック毎のメモリロックを与え、書込みを要求する
中央処理装置またはデータチャネル側でキーを用意し、
主記憶装置でマッチ条件をとり、条件不成立の場合書込
みを禁止しプロテクトエラーとしてメモリ保護を行なう
方法がある。
のブロック毎のメモリロックを与え、書込みを要求する
中央処理装置またはデータチャネル側でキーを用意し、
主記憶装置でマッチ条件をとり、条件不成立の場合書込
みを禁止しプロテクトエラーとしてメモリ保護を行なう
方法がある。
データチャネルからのストア時にあれば書込みを禁止し
データチヤネルヘプロテクトエラーの情報を送出する。
そして、データチャネルの動作結果などを報告する際の
システムエリアヘの書込みなど、メモリロックの条件に
かかわりなく書込みを行う必要のある時のためにマスタ
ーキーを用意する。また、別の方法として、メモリプロ
テクト情報を分割されたブロックに与えて保護を行い、
プロテクト情報を無視するためにプロテクト無視指定の
信号を特別に出す手段を用意する方法もあつた。 しカ
ルながら、前者の方法では、キー情報のためのインター
フェイス線、キーマッチ回路等のハードウェアが多くな
るという欠点があり、後者の方法ではプロテクト無視指
定送出のためのハードウェアを必要とし、かつプロテク
ト無視指定をメモリ装置に設定する動作のための通常の
メモリアクセスの他に更に１メモリサイクルを必要とす
る、などの欠点がある。
データチヤネルヘプロテクトエラーの情報を送出する。
そして、データチャネルの動作結果などを報告する際の
システムエリアヘの書込みなど、メモリロックの条件に
かかわりなく書込みを行う必要のある時のためにマスタ
ーキーを用意する。また、別の方法として、メモリプロ
テクト情報を分割されたブロックに与えて保護を行い、
プロテクト情報を無視するためにプロテクト無視指定の
信号を特別に出す手段を用意する方法もあつた。 しカ
ルながら、前者の方法では、キー情報のためのインター
フェイス線、キーマッチ回路等のハードウェアが多くな
るという欠点があり、後者の方法ではプロテクト無視指
定送出のためのハードウェアを必要とし、かつプロテク
ト無視指定をメモリ装置に設定する動作のための通常の
メモリアクセスの他に更に１メモリサイクルを必要とす
る、などの欠点がある。
本発明の目的は、プロテクトメモリおよび書込みの可否
の判定手段との結合形態に工夫をこらすことにより、こ
の種のメモリアクセスにおける書込みアドレス違反の検
出判定を適正に行い該検出判定の結果にもとづく書込み
禁止等の処置を、アクセスした装置側において決定しう
るようにし、運用上の融通性を増大し実用性を高めるこ
とにある。
の判定手段との結合形態に工夫をこらすことにより、こ
の種のメモリアクセスにおける書込みアドレス違反の検
出判定を適正に行い該検出判定の結果にもとづく書込み
禁止等の処置を、アクセスした装置側において決定しう
るようにし、運用上の融通性を増大し実用性を高めるこ
とにある。
本発明においては、中央処理装置、データチャネル装置
からの書込み動作が主記憶装置上の定められた語数に分
割された特定エリアヘアクセスするとき、主記憶装置と
は別に設けたプロテクトメモリをアクセスして、その出
力データのＲＯＪかＲｌＪかを見て、プロテクトエリア
か否かを判定する検出回路を、中央処理装置の主記憶制
御部分に設け、主記憶装置をアクセスした装置に対して
、前記検出回路で検出した信号を返送する手段と、前記
アクセスした装置内で前記手段から返送された信号によ
り該書込みが有効であるか否かを判定する手段とを有し
、前記判定の結果にもとつき書込みを禁止するか否かを
前記アクセスした装置側において決定し得るようになつ
ている、ことを特徴とするメモリアクセス方式が提供さ
れる。
からの書込み動作が主記憶装置上の定められた語数に分
割された特定エリアヘアクセスするとき、主記憶装置と
は別に設けたプロテクトメモリをアクセスして、その出
力データのＲＯＪかＲｌＪかを見て、プロテクトエリア
か否かを判定する検出回路を、中央処理装置の主記憶制
御部分に設け、主記憶装置をアクセスした装置に対して
、前記検出回路で検出した信号を返送する手段と、前記
アクセスした装置内で前記手段から返送された信号によ
り該書込みが有効であるか否かを判定する手段とを有し
、前記判定の結果にもとつき書込みを禁止するか否かを
前記アクセスした装置側において決定し得るようになつ
ている、ことを特徴とするメモリアクセス方式が提供さ
れる。
本発明の実施例を第１および第２図について説明する。
プロテクトメモリ９の入力端子７において、ＡＯ，Ａｌ
，・・・・Ａ５はプロテクトブロックを与えるアドレス
で、主記憶装置４１，４２，・・アクセス時の、中央処
理装置１またはデータチャネル装置２１からのアドレス
の上位ビットであ．る。ここに、中央処理装置１の主記
憶制御回路２におけるアドレスレジスタ４は中央処理装
置使用許可信号３を受けてアドレス信号５を出力し、デ
ータチャネル２１におけるアドレスレジスタ２３はデー
タチャネル使用許可信号２２を受けてアドレス信号２４
を出力する。ゲート系６は、たとえばゲート６００，６
０１，・・・６０９，６１０，・・・６１４，６１５か
ら成り、これらは主記憶装置に対するアドレス信号ＡＤ
Ｏ，ＡＤｌ，・・・・油９，ＡＤ１０・・・・・・ＡＤ
ｌ４，ＡＤｌ５にそれぞれ対・応する。このアドレス信
号の上位６ビットＡＤｌＯ，ＡＤｌｌ，・・・・ＡＤｌ
５がプロテクトメモリ９の入力端子７にＡＯ，Ａｌ，・
・・・Ａ５として与えられる。別にプロテクトメモリ９
の入力端子８に、ライトイネイブル（ＷＥ）、チツプイ
ネィブル（ＣＥ）、データイ（ＤＩ）の各信号が入力さ
れる。ＤＩおよびＷＥはプロテクトセットおよびプロテ
クトメモリ書込みを指示するもので、プロテクト情報を
プロテクトメモリに与える際に用いられる。このように
して、プロテクトメモリ９においてプロテクト情報が保
持される。プロテクトメモリ９の出力１０はゲート１４
に与えられるが、ゲート１４の他の入力Ｓ３はライト”
オーダであつてゲート１３を通してデータチャネルから
のメモリ書込み指示１１または中央処理装置からのメモ
リ書込み指示１２として与えられる。
プロテクトメモリ９の入力端子７において、ＡＯ，Ａｌ
，・・・・Ａ５はプロテクトブロックを与えるアドレス
で、主記憶装置４１，４２，・・アクセス時の、中央処
理装置１またはデータチャネル装置２１からのアドレス
の上位ビットであ．る。ここに、中央処理装置１の主記
憶制御回路２におけるアドレスレジスタ４は中央処理装
置使用許可信号３を受けてアドレス信号５を出力し、デ
ータチャネル２１におけるアドレスレジスタ２３はデー
タチャネル使用許可信号２２を受けてアドレス信号２４
を出力する。ゲート系６は、たとえばゲート６００，６
０１，・・・６０９，６１０，・・・６１４，６１５か
ら成り、これらは主記憶装置に対するアドレス信号ＡＤ
Ｏ，ＡＤｌ，・・・・油９，ＡＤ１０・・・・・・ＡＤ
ｌ４，ＡＤｌ５にそれぞれ対・応する。このアドレス信
号の上位６ビットＡＤｌＯ，ＡＤｌｌ，・・・・ＡＤｌ
５がプロテクトメモリ９の入力端子７にＡＯ，Ａｌ，・
・・・Ａ５として与えられる。別にプロテクトメモリ９
の入力端子８に、ライトイネイブル（ＷＥ）、チツプイ
ネィブル（ＣＥ）、データイ（ＤＩ）の各信号が入力さ
れる。ＤＩおよびＷＥはプロテクトセットおよびプロテ
クトメモリ書込みを指示するもので、プロテクト情報を
プロテクトメモリに与える際に用いられる。このように
して、プロテクトメモリ９においてプロテクト情報が保
持される。プロテクトメモリ９の出力１０はゲート１４
に与えられるが、ゲート１４の他の入力Ｓ３はライト”
オーダであつてゲート１３を通してデータチャネルから
のメモリ書込み指示１１または中央処理装置からのメモ
リ書込み指示１２として与えられる。
ゲート１４の出力はゲート１７に供給されるが、ゲート
１７の他の入力１６はプロテクト無効化信号Ｓ４であつ
て中央処理装置でのプロテクト無視の際の信号である。
このように、プロテクトメモリ９，ゲート１４、および
ゲート１７が検出回路を形成する。ゲート１４の出力は
またデータチャネルへ返送されるプロテクト情報Ｓ５と
してデータチャネルの判定回路２５に与えられる。判定
回路２５において書込み有効であるか否かが判定される
。ゲート１７の出力は中央処理装置内部で処理を行なう
ためのプロテクト情報Ｓ６として割込回路１８等に与え
られる。中央処理装置１の主記憶装置制御回路２におけ
るゲート６の出力は主記憶装置４１，４２，・・・・に
接続される。主記憶装置はたとえば１キロワードのメモ
リブロック６４個を有する単位体４１，４２，・・より
成る。主記憶装置４１，４２，・・の各メモリブロック
がプロテクトメモリ９の一つの区画に対応させられてい
゛る。第２図において、動作を説明する。
１７の他の入力１６はプロテクト無効化信号Ｓ４であつ
て中央処理装置でのプロテクト無視の際の信号である。
このように、プロテクトメモリ９，ゲート１４、および
ゲート１７が検出回路を形成する。ゲート１４の出力は
またデータチャネルへ返送されるプロテクト情報Ｓ５と
してデータチャネルの判定回路２５に与えられる。判定
回路２５において書込み有効であるか否かが判定される
。ゲート１７の出力は中央処理装置内部で処理を行なう
ためのプロテクト情報Ｓ６として割込回路１８等に与え
られる。中央処理装置１の主記憶装置制御回路２におけ
るゲート６の出力は主記憶装置４１，４２，・・・・に
接続される。主記憶装置はたとえば１キロワードのメモ
リブロック６４個を有する単位体４１，４２，・・より
成る。主記憶装置４１，４２，・・の各メモリブロック
がプロテクトメモリ９の一つの区画に対応させられてい
゛る。第２図において、動作を説明する。
まず、中央処理装置１のメモリアクセス時について、プ
ロテクトエリアに対してアクセスされた場合の書込みア
ドレス違反検出の方法を説明する。或るメモリブロック
のメモリをアクセスすると、アクセスするアドレスに対
しプロテクトメモリ９からデータＳ５が出力される。＼
については、ＲｌＪがプロテクト、ＲＯＪが非プロテク
トであるとする。メモリ読取り時にはメモリを破壊する
ことはないのでゲート１４の入力として書込み指示を与
え、読取り時にはゲート１４の出力をＲＯＪとしている
。通常、プロテクト無効化はＲＯョであるので、プロテ
クトブロックへ書込み指示がでるとゲート１７の出力が
ＲｌＪとなり、プロテクトエラー検出の割込み処理に入
る。この割込み処理につづいてエラー処理、障害検出等
が行われ正常処理への復帰がなされる。メモリ保護のい
かんにかかわらず書込みを行う必要のある場合には、プ
ロテクト無効化をＲｌＪにしておけば、プロテクトメモ
リの情報を無視しメモリへの書込みを行う。つぎに、デ
ータチャネル２１でのメモリプロテクトの方法を説明す
る。
ロテクトエリアに対してアクセスされた場合の書込みア
ドレス違反検出の方法を説明する。或るメモリブロック
のメモリをアクセスすると、アクセスするアドレスに対
しプロテクトメモリ９からデータＳ５が出力される。＼
については、ＲｌＪがプロテクト、ＲＯＪが非プロテク
トであるとする。メモリ読取り時にはメモリを破壊する
ことはないのでゲート１４の入力として書込み指示を与
え、読取り時にはゲート１４の出力をＲＯＪとしている
。通常、プロテクト無効化はＲＯョであるので、プロテ
クトブロックへ書込み指示がでるとゲート１７の出力が
ＲｌＪとなり、プロテクトエラー検出の割込み処理に入
る。この割込み処理につづいてエラー処理、障害検出等
が行われ正常処理への復帰がなされる。メモリ保護のい
かんにかかわらず書込みを行う必要のある場合には、プ
ロテクト無効化をＲｌＪにしておけば、プロテクトメモ
リの情報を無視しメモリへの書込みを行う。つぎに、デ
ータチャネル２１でのメモリプロテクトの方法を説明す
る。
データチャネル２１から主記憶装置４１，４２，・・・
・へアクセスする時には、データチャネル２１からのア
ドレスがプロテクトメモリ９に入力され、データチャネ
ル２１からのアドレスに対応するメモリブロックがプロ
テクトされている領域であるか否かを判定する。メモリ
ストアであればゲート１４が活性化され、プロテクト領
域であれば、２０の信号により書込アドレス違反として
データチヤネルヘプロテクト領域へのメモリストアであ
ることを報告する。図示されていないが、データチャネ
ルでは、メモリ保護の必要のない時またはメモリ保護の
如何にかかわらずメモリストアを行わねばならぬ時には
、プロテクトエラーの情報を無視する。プロテクトの必
要のある場合には、書込アドレス違反であることが中央
処理装置からの報告で検出されれば、メモリストアを禁
止し、メモリプロテクトエラーの処理に入る。なお、以
上の説明においては、プロテクトメモリを中央処理装置
に置くものとして記述したが、それに代えて主記憶装置
のメモリコントロール部にプロテクトメモリを置くこと
も可能である。
・へアクセスする時には、データチャネル２１からのア
ドレスがプロテクトメモリ９に入力され、データチャネ
ル２１からのアドレスに対応するメモリブロックがプロ
テクトされている領域であるか否かを判定する。メモリ
ストアであればゲート１４が活性化され、プロテクト領
域であれば、２０の信号により書込アドレス違反として
データチヤネルヘプロテクト領域へのメモリストアであ
ることを報告する。図示されていないが、データチャネ
ルでは、メモリ保護の必要のない時またはメモリ保護の
如何にかかわらずメモリストアを行わねばならぬ時には
、プロテクトエラーの情報を無視する。プロテクトの必
要のある場合には、書込アドレス違反であることが中央
処理装置からの報告で検出されれば、メモリストアを禁
止し、メモリプロテクトエラーの処理に入る。なお、以
上の説明においては、プロテクトメモリを中央処理装置
に置くものとして記述したが、それに代えて主記憶装置
のメモリコントロール部にプロテクトメモリを置くこと
も可能である。
本発明によれば、中央処理装置およびデータチャネルか
らの書込み動作が主記憶装置上の定められた語数に分割
された特定エリアへのアクセスであるか否かを判定する
検出回路の存在にもとつき、この種のメモリアクセスに
おける書込みアドレス違反の検出判定が適正に行われ、
該検出判定の結果にもとづく書込み禁止等の処置を、ア
クセスした装置側において決定することができ、運用上
の融通性が増大し、実用性が高められる。
らの書込み動作が主記憶装置上の定められた語数に分割
された特定エリアへのアクセスであるか否かを判定する
検出回路の存在にもとつき、この種のメモリアクセスに
おける書込みアドレス違反の検出判定が適正に行われ、
該検出判定の結果にもとづく書込み禁止等の処置を、ア
クセスした装置側において決定することができ、運用上
の融通性が増大し、実用性が高められる。
第１図は本発明の一実施例としての、メモリアクセス方
式を説明するブロック回路図、第２図は第１図の動作説
明用回路図てある。 （符号の説明）、１・・・・・・中央処理装置、２・・
・中央処理装置の主記憶装置制御回路、４・・・・・ア
ドレスレジスタ、６・・・・・・ゲート、９・・・・・
・プロテクトメモリ、１３，１４，１７・・・・・・ゲ
ート、２１・データチャネル、２３・・・・アドレスレ
ジスタ、２５・・・・・・判定回路、４１，４２・・・
・・・主記憶装置。
式を説明するブロック回路図、第２図は第１図の動作説
明用回路図てある。 （符号の説明）、１・・・・・・中央処理装置、２・・
・中央処理装置の主記憶装置制御回路、４・・・・・ア
ドレスレジスタ、６・・・・・・ゲート、９・・・・・
・プロテクトメモリ、１３，１４，１７・・・・・・ゲ
ート、２１・データチャネル、２３・・・・アドレスレ
ジスタ、２５・・・・・・判定回路、４１，４２・・・
・・・主記憶装置。
Claims (1)
- １ 中央処理装置、データチャネル装置からの書込み動
作が主記憶装置上の定められた語数に分割された特定エ
リアへアクセスするとき、主記憶装置とは別に設けたプ
ロテクトメモリをアクセスして、その出力データの「０
」か「１」かを見て、プロテクトエリアか否かを判定す
る検出回路を、中央処理装置の主記憶装置制御部分に設
け、主記憶装置をアクセスした装置に対して、前記検出
回路で検出した信号を返送する手段と、前記アクセスし
た装置内で、前記手段から返送された信号により該書込
みが有効であるか否かを判定する手段とを有し、前記判
定の結果にもとづき書込みを禁止するか否かを前記アク
セスした装置側において決定し得るようになつている、
ことを特徴とするメモリアクセス方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53098222A JPS6046745B2 (ja) | 1978-08-14 | 1978-08-14 | メモリアクセス方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53098222A JPS6046745B2 (ja) | 1978-08-14 | 1978-08-14 | メモリアクセス方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5525155A JPS5525155A (en) | 1980-02-22 |
| JPS6046745B2 true JPS6046745B2 (ja) | 1985-10-17 |
Family
ID=14213928
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53098222A Expired JPS6046745B2 (ja) | 1978-08-14 | 1978-08-14 | メモリアクセス方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6046745B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6232544A (ja) * | 1985-08-05 | 1987-02-12 | Mitsubishi Electric Corp | 情報処理装置の異常検出回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1414126A (en) * | 1971-11-22 | 1975-11-19 | Key Tronic Ltd | Secutity for computer systems |
| JPS50128936A (ja) * | 1974-03-29 | 1975-10-11 |
-
1978
- 1978-08-14 JP JP53098222A patent/JPS6046745B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5525155A (en) | 1980-02-22 |
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