JPS6035694B2 - 主記憶保護方式 - Google Patents
主記憶保護方式Info
- Publication number
- JPS6035694B2 JPS6035694B2 JP8237980A JP8237980A JPS6035694B2 JP S6035694 B2 JPS6035694 B2 JP S6035694B2 JP 8237980 A JP8237980 A JP 8237980A JP 8237980 A JP8237980 A JP 8237980A JP S6035694 B2 JPS6035694 B2 JP S6035694B2
- Authority
- JP
- Japan
- Prior art keywords
- main memory
- key
- protection
- circuit
- program
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/14—Protection against unauthorised use of memory or access to memory
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Security & Cryptography (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Storage Device Security (AREA)
Description
【発明の詳細な説明】
本発明は主記憶保護方式に関し、特に、主記憶に主記憶
キーをそなえ、中央処理装置から主記憶をアクセスする
とき、中央処理装置内部に用意した保護キーと主記憶キ
ーとの比較を行うことにより主記憶保護を行うデータ処
理システムにおいて、従来から存在するプログラム状態
語内の保護キーを主記憶へのアクセスの都度書換えなく
てもよいようにした主記憶保護方式に関する。
キーをそなえ、中央処理装置から主記憶をアクセスする
とき、中央処理装置内部に用意した保護キーと主記憶キ
ーとの比較を行うことにより主記憶保護を行うデータ処
理システムにおいて、従来から存在するプログラム状態
語内の保護キーを主記憶へのアクセスの都度書換えなく
てもよいようにした主記憶保護方式に関する。
一般にデータ処理システムにおいては、プログラムの誤
りによる主記憶の内容の破壊や不当な読出しを防ぐため
に、主記憶キーと保護キーを用いた主記憶保護機能が採
用される。
りによる主記憶の内容の破壊や不当な読出しを防ぐため
に、主記憶キーと保護キーを用いた主記憶保護機能が採
用される。
これは、例えば主記憶の２０４＆ゞィトのブロックに対
してそれぞれ４ビットのコード（主記憶キー）を与え、
これに対してプログラム状態語（ＰＳＷ）内の４ビット
のコード（保護キー）が合わなければアクセスを制限す
るものである。このように、各キーが４ビットからなる
場合には、記憶保護の対象として、１６通りの識別が可
能であり、したがってハードウェアは、最大１畝固のプ
ログラムを同時に主記憶保護することができるようにな
る。ところで、あるプログラムが別のプログラムにより
使用されていた主記憶領域をアクセスするような場合に
は、その別のプログラムから当該主記憶領域のアドレス
と主記憶キーを通知してもらうことにより、プログラム
状態語内の保護キーを書換えてからアクセスを行うよう
にしている。
してそれぞれ４ビットのコード（主記憶キー）を与え、
これに対してプログラム状態語（ＰＳＷ）内の４ビット
のコード（保護キー）が合わなければアクセスを制限す
るものである。このように、各キーが４ビットからなる
場合には、記憶保護の対象として、１６通りの識別が可
能であり、したがってハードウェアは、最大１畝固のプ
ログラムを同時に主記憶保護することができるようにな
る。ところで、あるプログラムが別のプログラムにより
使用されていた主記憶領域をアクセスするような場合に
は、その別のプログラムから当該主記憶領域のアドレス
と主記憶キーを通知してもらうことにより、プログラム
状態語内の保護キーを書換えてからアクセスを行うよう
にしている。
そのため、例えば、あるプログラムが自己の主記憶領域
と、他のプログラムに属する主記憶領域を交互にアクセ
スするような場合には、アクセスの都度、プログラム状
態語内の保護キーを書換えねばならす、プログラム作成
が煩雑になるという問題点を有していた。本発明は、上
記問題点を鱗結し、主記憶をアクセスするときに用いる
ベースレジスタにも保護キーを設けることにより、プロ
グラム状態語内の保護キーを変更することなく主記憶保
護を行うことができるようすることを目的とし、そのた
め本発明は主記憶に主記憶キーをそなえ、中央処理装置
から主記憶をアクセスするとき、中央処理装置内部に用
意した保護キーと上記主記憶キーとの比較を行うことに
より主記憶保護を行うデータ処理システムにおいて、上
記保護キーをプログラム状態語内と、ベースレジスタ内
の両方にもうけるとともに、上記プログラム状態語内の
保護キーと上記ベースレジスタ内の保護キーと比較する
第１の比較手段と、上記ベースレジスタ内の保護キーと
上記主記憶キーとを比較する第２の比較手段をもうけ、
上記第１および第２の比較手段の比較結果にもとずし、
て、主記憶アクセスを制御するようにしたことを特徴と
する。
と、他のプログラムに属する主記憶領域を交互にアクセ
スするような場合には、アクセスの都度、プログラム状
態語内の保護キーを書換えねばならす、プログラム作成
が煩雑になるという問題点を有していた。本発明は、上
記問題点を鱗結し、主記憶をアクセスするときに用いる
ベースレジスタにも保護キーを設けることにより、プロ
グラム状態語内の保護キーを変更することなく主記憶保
護を行うことができるようすることを目的とし、そのた
め本発明は主記憶に主記憶キーをそなえ、中央処理装置
から主記憶をアクセスするとき、中央処理装置内部に用
意した保護キーと上記主記憶キーとの比較を行うことに
より主記憶保護を行うデータ処理システムにおいて、上
記保護キーをプログラム状態語内と、ベースレジスタ内
の両方にもうけるとともに、上記プログラム状態語内の
保護キーと上記ベースレジスタ内の保護キーと比較する
第１の比較手段と、上記ベースレジスタ内の保護キーと
上記主記憶キーとを比較する第２の比較手段をもうけ、
上記第１および第２の比較手段の比較結果にもとずし、
て、主記憶アクセスを制御するようにしたことを特徴と
する。
以下、図面により本発明を説明する。
第１図は、主記憶保護をつかさどる各キーの存在場所を
示す図であり、第２図は、本発明による実施例のデータ
処理装置のブロック構成図である。第１図において、１
は中央処理装置に１つだけ存在するプログラム状態語（
ＰＳＷ）内の保護キー（以下、ＰＳＷキーと称す）（Ｐ
ｋ）、２はベースレジスタ内の保護キー（Ｒｋ）、３は
ベースレジスタ内のアクセスしたいアドレス（Ｒ＾）、
４は主記憶キー（Ｍ比）、５は主記憶キー４に対応する
主記憶領域（Ｍ）である。
示す図であり、第２図は、本発明による実施例のデータ
処理装置のブロック構成図である。第１図において、１
は中央処理装置に１つだけ存在するプログラム状態語（
ＰＳＷ）内の保護キー（以下、ＰＳＷキーと称す）（Ｐ
ｋ）、２はベースレジスタ内の保護キー（Ｒｋ）、３は
ベースレジスタ内のアクセスしたいアドレス（Ｒ＾）、
４は主記憶キー（Ｍ比）、５は主記憶キー４に対応する
主記憶領域（Ｍ）である。
第２図において、１川ま第１図の１と同じくＰＳＷキー
、１ １は命令レジスタ内のベースレジスタ番号（Ｂ）
、１２は命令レジスタ内のインデックスレジスタ番号（
Ｘ）、１３は変位（Ｄ）、１４はＰｋが“０”であるか
否かを判定するチェック回路、１５はベースレジスタ番
号（Ｂ）からベースレジスタを求め当該ベースレジスタ
のＲｋを求めるＲｋキー読取回路、１６はベースレジス
タ番号（Ｂ）、インデックスレジスタ番号（×）および
変位（Ｄ）にもとすいてアクセスしたい主記憶アドレス
を求める主記憶アドレス作成回路、１７はＰｋとＲｋと
を比較する比較回路、１８はアクセスしたい主記憶アド
レスが示す主記憶領域の主記憶キー（Ｍ比）を求めるＭ
ｋキー読取回路、１ ９はＲｋとＭｋとを比較する比較
回路、２川まエラー通知回路、２１はアクセス可能信号
発生回路、２２は主記憶アクセス回路、３川ま主記憶で
ある。
、１ １は命令レジスタ内のベースレジスタ番号（Ｂ）
、１２は命令レジスタ内のインデックスレジスタ番号（
Ｘ）、１３は変位（Ｄ）、１４はＰｋが“０”であるか
否かを判定するチェック回路、１５はベースレジスタ番
号（Ｂ）からベースレジスタを求め当該ベースレジスタ
のＲｋを求めるＲｋキー読取回路、１６はベースレジス
タ番号（Ｂ）、インデックスレジスタ番号（×）および
変位（Ｄ）にもとすいてアクセスしたい主記憶アドレス
を求める主記憶アドレス作成回路、１７はＰｋとＲｋと
を比較する比較回路、１８はアクセスしたい主記憶アド
レスが示す主記憶領域の主記憶キー（Ｍ比）を求めるＭ
ｋキー読取回路、１ ９はＲｋとＭｋとを比較する比較
回路、２川まエラー通知回路、２１はアクセス可能信号
発生回路、２２は主記憶アクセス回路、３川ま主記憶で
ある。
以下、第２図の実施例についてその動作を説明する。中
央処理装置があるプログラムのある命令を取出したとす
ると、ＰＳＷキー１０にはそのプログラムのもつＰＳＷ
キーが設定されている。
央処理装置があるプログラムのある命令を取出したとす
ると、ＰＳＷキー１０にはそのプログラムのもつＰＳＷ
キーが設定されている。
そして、命令レジスタに保持されている命令は、命令部
と番地部（ベースレジス夕番号１１、インデックスレジ
スタ番号１２、変位１３）とから構成されている。○｝
ＰＳＷキー１０が“０”の場合は、特権プログラムと
して主記憶キーの値にかかわらずアクセスを許すように
するため、チェック回路１４にて、ＰＳＷキー１０の値
を判定する。
と番地部（ベースレジス夕番号１１、インデックスレジ
スタ番号１２、変位１３）とから構成されている。○｝
ＰＳＷキー１０が“０”の場合は、特権プログラムと
して主記憶キーの値にかかわらずアクセスを許すように
するため、チェック回路１４にて、ＰＳＷキー１０の値
を判定する。
ＰＳＷキーの値が“０”の場合は、直ちに、主記憶アド
レス作成回路１６で得られたアドレスにもとづいて主記
憶３０へのアクセスを行う。一方、ＰＳＷキー１０が“
０”でない場合は、チェック回路１４から比較回路１７
へＰｋの値を送出する。■ Ｒｋキー謙取回路１５は、
ベースレジスタ番号１１よりベースレジスタ内の保護キ
ーＲｋを求め、比較回路１７へ送出する。
レス作成回路１６で得られたアドレスにもとづいて主記
憶３０へのアクセスを行う。一方、ＰＳＷキー１０が“
０”でない場合は、チェック回路１４から比較回路１７
へＰｋの値を送出する。■ Ｒｋキー謙取回路１５は、
ベースレジスタ番号１１よりベースレジスタ内の保護キ
ーＲｋを求め、比較回路１７へ送出する。
【３’主記憶アドレス作成回路１６は、ベースレジスタ
番号１１により指定されたベースレジスタ内の値と、イ
ンデックスレジスタ番号１２により指定されたインデッ
クスレジスタ内の値と、変位１３の値とを加えて、アク
セスしたい主記憶アドレスを求める。
番号１１により指定されたベースレジスタ内の値と、イ
ンデックスレジスタ番号１２により指定されたインデッ
クスレジスタ内の値と、変位１３の値とを加えて、アク
セスしたい主記憶アドレスを求める。
求めた主記憶アドレスは、主記憶アクセス回路２２へ送
出すると同時に、Ｍ比キー読取回路１８へも送出する。
【４’Ｍｋキー読取回路１８では、アクセスしたいアド
レスが示す主記憶の主記憶キーＭｋを求め、比較回路１
９へ送出する。
出すると同時に、Ｍ比キー読取回路１８へも送出する。
【４’Ｍｋキー読取回路１８では、アクセスしたいアド
レスが示す主記憶の主記憶キーＭｋを求め、比較回路１
９へ送出する。
【５｝ 一方、比較回路１７は、チェック回路１４から
のキーと、Ｒｋキー読取回路１５からのキーの比較を行
うものであるが、キー全ての比較ではなく、キーの値に
より問題プログラムかモニタプログラムかの判定を行う
。
のキーと、Ｒｋキー読取回路１５からのキーの比較を行
うものであるが、キー全ての比較ではなく、キーの値に
より問題プログラムかモニタプログラムかの判定を行う
。
例えば、キーの値を、０〜ｎまでをモニタブログラムで
使用し、ｎ＋１〜ｍまでを問題プログラムで使用させて
いたとすると、Ｐｋ＝０〜ｎのときは全てアクセス化と
し、Ｐｋ＝ｎ十１〜ｍでかつＲｋ＝ｎ＋１〜ｍのときは
アクセス可、Ｐｋ＝ｎ十１〜ｍでかつＲｋ＝０〜ｎのと
きはエラーとあるように論理を組んでおけば、モニタプ
ログラムに全てのキーの値のメモ川こ対するアクセスを
許しておくことができる。
使用し、ｎ＋１〜ｍまでを問題プログラムで使用させて
いたとすると、Ｐｋ＝０〜ｎのときは全てアクセス化と
し、Ｐｋ＝ｎ十１〜ｍでかつＲｋ＝ｎ＋１〜ｍのときは
アクセス可、Ｐｋ＝ｎ十１〜ｍでかつＲｋ＝０〜ｎのと
きはエラーとあるように論理を組んでおけば、モニタプ
ログラムに全てのキーの値のメモ川こ対するアクセスを
許しておくことができる。
一方、問題プログラムの場合は、その問題プログラム自
身に許されたキーの値のメモリしかアクセスできなくす
るようにすることができる。比較回路１７でアクセス可
となった場合は、キーＲｋを比較回路１９へ送出する。
また、比較回路１７でエラーとなった場合は、エラー信
号をエラー通知回路２０へ送出する。（６’比較回路１
９は、キ−値が完全に一致しないとエラーとする回路で
ある。
身に許されたキーの値のメモリしかアクセスできなくす
るようにすることができる。比較回路１７でアクセス可
となった場合は、キーＲｋを比較回路１９へ送出する。
また、比較回路１７でエラーとなった場合は、エラー信
号をエラー通知回路２０へ送出する。（６’比較回路１
９は、キ−値が完全に一致しないとエラーとする回路で
ある。
比較回路１９において、不一致が検出されたならば、エ
ラー通知回路２０へエラー信号を送出し、一致が検出さ
れたならば、アクセス可信号をアクセス可能信号発生回
路２１へ送出する。‘７｝ エラー通知回路２０は、比
較回路１７または比較回路１９からエラー信号を受信す
ると、プログラムエラー信号を発信する。
ラー通知回路２０へエラー信号を送出し、一致が検出さ
れたならば、アクセス可信号をアクセス可能信号発生回
路２１へ送出する。‘７｝ エラー通知回路２０は、比
較回路１７または比較回路１９からエラー信号を受信す
ると、プログラムエラー信号を発信する。
‘８） アクセス可能信号発生回路２１は、チェック回
路１４がＰｋ＝０を判定したとき、または、比較回路１
９がＲｋ＝Ｍｋを検出したとき、アクセス可能信号を主
記憶アクセス回路２２へ送出する。
路１４がＰｋ＝０を判定したとき、または、比較回路１
９がＲｋ＝Ｍｋを検出したとき、アクセス可能信号を主
記憶アクセス回路２２へ送出する。
‘９） 主記憶アクセス回路２２は、アクセス可能信号
発生回路２１からのアクセス可能信号の受信により、主
記憶アドレス作成回路１６から送られてきたアドレスで
主記憶をアクセスする。
発生回路２１からのアクセス可能信号の受信により、主
記憶アドレス作成回路１６から送られてきたアドレスで
主記憶をアクセスする。
上記のように構成することにより、ＰＳＷキーを変更し
なくても、異なる主記憶キーを有する主記憶領域へのア
クセスが可能となる。即ち、一般的にモニタプログラム
等はいくつかの異なった主記憶キーをもつ主記憶領域を
アクセスすることが多く、このようなとき、従来はＰＳ
Ｗキーをその都度変更していたが本方式によればその中
央処理装置で許される複数個のベースレジスタにアクセ
スしたい主記憶アドレスとそれに対応するそれぞれ異な
る保護キーを前もって格納しておくことにより、ＰＳＷ
キーを変更することなく、当該使用中のベースレジスタ
内の保護キーを使用して主記憶アクセスを行うことがで
きる。例えば、それぞれ異なる主記憶キーａ，ｂ，ｃを
有する主記憶領域Ａ，Ｂ，Ｃを交互にアクセスするよう
な場合においては、従来方式においてはアクセスの都度
、ＰＳＷキーの内容をａ→ｂ→ｃ→ａ→ｂ→ｃ・・・・
・・というように書替えていたが、本方式によれば、主
記憶領域Ａ，Ｂ，Ｃに対応してそれぞれベースレジスタ
Ｂ＾，ＢＢ，Ｂｃを割当て、該ベースレジスタ内の保護
キーを前もってそれぞれａ，ｂ，ｃとなるように設定し
ておけば、上記の如く、主記憶領域Ａ，Ｂ，Ｃを交互に
アクセスするような場合においても、ＰＳＷキーの変更
は全く必要としなくなる。
なくても、異なる主記憶キーを有する主記憶領域へのア
クセスが可能となる。即ち、一般的にモニタプログラム
等はいくつかの異なった主記憶キーをもつ主記憶領域を
アクセスすることが多く、このようなとき、従来はＰＳ
Ｗキーをその都度変更していたが本方式によればその中
央処理装置で許される複数個のベースレジスタにアクセ
スしたい主記憶アドレスとそれに対応するそれぞれ異な
る保護キーを前もって格納しておくことにより、ＰＳＷ
キーを変更することなく、当該使用中のベースレジスタ
内の保護キーを使用して主記憶アクセスを行うことがで
きる。例えば、それぞれ異なる主記憶キーａ，ｂ，ｃを
有する主記憶領域Ａ，Ｂ，Ｃを交互にアクセスするよう
な場合においては、従来方式においてはアクセスの都度
、ＰＳＷキーの内容をａ→ｂ→ｃ→ａ→ｂ→ｃ・・・・
・・というように書替えていたが、本方式によれば、主
記憶領域Ａ，Ｂ，Ｃに対応してそれぞれベースレジスタ
Ｂ＾，ＢＢ，Ｂｃを割当て、該ベースレジスタ内の保護
キーを前もってそれぞれａ，ｂ，ｃとなるように設定し
ておけば、上記の如く、主記憶領域Ａ，Ｂ，Ｃを交互に
アクセスするような場合においても、ＰＳＷキーの変更
は全く必要としなくなる。
以上説明したように本発明によれば、主記憶保護を満足
しながら、かつ中央処理装置のＰＳＷ内の保護キーを変
更することなく主記憶をアクセスできるので、プログラ
ム作成が容易になるという優れた効果を奏する。
しながら、かつ中央処理装置のＰＳＷ内の保護キーを変
更することなく主記憶をアクセスできるので、プログラ
ム作成が容易になるという優れた効果を奏する。
さらに、本発明においては、保護キーの値を更に増加さ
せた場合の主記憶保護に対しても対応できる効果を有し
ている。
せた場合の主記憶保護に対しても対応できる効果を有し
ている。
第１図は主記憶保護をつかさどる各キーの存在場所を示
す図、第２図は本発明による実施例のデータ処理装置の
ブロック構成図である。 図中、１と１０はＰＳＷキー、２はベースレジスタ内の
保護キー、４は主記憶キー、５は主記憶領域、１１はベ
ースレジスタ番号、１２はインデックスレジスタ番号、
１３は変位、１４はチェック回路、１５はＲｋキー読取
回路、１６は主記憶アドレス作成回路、１７は比較回路
、１８はＭｋキー読取回路、１９は比較回路、２川まエ
ラー通知回路、２１はアクセス可能信号発生回路、２２
は主記憶アクセス回路、３川ま主記憶である。 第１図第２図
す図、第２図は本発明による実施例のデータ処理装置の
ブロック構成図である。 図中、１と１０はＰＳＷキー、２はベースレジスタ内の
保護キー、４は主記憶キー、５は主記憶領域、１１はベ
ースレジスタ番号、１２はインデックスレジスタ番号、
１３は変位、１４はチェック回路、１５はＲｋキー読取
回路、１６は主記憶アドレス作成回路、１７は比較回路
、１８はＭｋキー読取回路、１９は比較回路、２川まエ
ラー通知回路、２１はアクセス可能信号発生回路、２２
は主記憶アクセス回路、３川ま主記憶である。 第１図第２図
Claims (1)
- 【特許請求の範囲】 １ 主記憶に主記憶キーをそなえ、中央処理装置から主
記憶をアクセスするとき、中央処理装置内部に用意した
保護キーと上記主記憶キーとの比較を行うデータ処理シ
ステムにおいて、上記保護キーをプログラム状態語内と
、ベースレジスタ内の両方にもうけるとともに、上記プ
ログラム状態語内の保護キーと上記ベースレジスタ内の
保護キーとを比較する第１の比較手段と、上記ベースレ
ジスタ内の保護キーと上記主記憶キーとを比較する第２
の比較手段をもうけ、上記第１および第２の比較手段の
比較結果にもとづいて、主記憶アクセスを制御するよう
にしたことを特徴とする主記憶保護方式。 ２ 主記憶キーの異なる複数の主記憶をアクセスすると
き、それぞれの主記憶に対して異なるベースレジスタを
割当てておくことにより、上記プログラム状態語内の保
護キーを変更することなく、主記憶アクセスを可能とす
ることを特徴とする特許請求の範囲第１項記載の主記憶
保護方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8237980A JPS6035694B2 (ja) | 1980-06-18 | 1980-06-18 | 主記憶保護方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8237980A JPS6035694B2 (ja) | 1980-06-18 | 1980-06-18 | 主記憶保護方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS578860A JPS578860A (en) | 1982-01-18 |
| JPS6035694B2 true JPS6035694B2 (ja) | 1985-08-16 |
Family
ID=13772941
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8237980A Expired JPS6035694B2 (ja) | 1980-06-18 | 1980-06-18 | 主記憶保護方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6035694B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0235594U (ja) * | 1988-08-25 | 1990-03-07 | ||
| JPH0235595U (ja) * | 1988-08-25 | 1990-03-07 | ||
| JPH0238891U (ja) * | 1988-09-07 | 1990-03-15 |
-
1980
- 1980-06-18 JP JP8237980A patent/JPS6035694B2/ja not_active Expired
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0235594U (ja) * | 1988-08-25 | 1990-03-07 | ||
| JPH0235595U (ja) * | 1988-08-25 | 1990-03-07 | ||
| JPH0238891U (ja) * | 1988-09-07 | 1990-03-15 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS578860A (en) | 1982-01-18 |
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