JPS6047448A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS6047448A JPS6047448A JP58155588A JP15558883A JPS6047448A JP S6047448 A JPS6047448 A JP S6047448A JP 58155588 A JP58155588 A JP 58155588A JP 15558883 A JP15558883 A JP 15558883A JP S6047448 A JPS6047448 A JP S6047448A
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- Japan
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- lead
- leads
- chip
- resin
- integrated circuit
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/40—Leadframes
- H10W70/421—Shapes or dispositions
- H10W70/424—Cross-sectional shapes
- H10W70/427—Bent parts
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/071—Connecting or disconnecting
- H10W72/075—Connecting or disconnecting of bond wires
- H10W72/07541—Controlling the environment, e.g. atmosphere composition or temperature
- H10W72/07551—Controlling the environment, e.g. atmosphere composition or temperature characterised by changes in properties of the bond wires during the connecting
-
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- H10W72/50—Bond wires
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- H10W72/5449—Dispositions of bond wires not being orthogonal to a side surface of the chip, e.g. fan-out arrangements
-
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- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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- H10W72/50—Bond wires
- H10W72/541—Dispositions of bond wires
- H10W72/547—Dispositions of multiple bond wires
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W74/00—Encapsulations, e.g. protective coatings
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/756—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink
Landscapes
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、半導体集積回路装置のリードフレーム構造に
関するものである。
関するものである。
現在、電子部品は大きく発達し、多くの分野で利用され
、利用分野によっては、その電子装置を小型にする必要
を生じている。例えばポータプル用途の電子装置、ある
いは腕時計、カメラなどにおいて社電子部品の実装され
る空間は、非常に小さいものである。そこで、電子回路
部品として。
、利用分野によっては、その電子装置を小型にする必要
を生じている。例えばポータプル用途の電子装置、ある
いは腕時計、カメラなどにおいて社電子部品の実装され
る空間は、非常に小さいものである。そこで、電子回路
部品として。
集積回路が大いに用いられている。その集積回路の内容
も年々複雑になって、高集積化が計られてきている。集
積密度の増加とともに集積回路の容器のリード数も多く
なっている。この集積回路容器のリードをいかに小型に
設計するかで、集積回路の実装密度が左右されているも
のである。
も年々複雑になって、高集積化が計られてきている。集
積密度の増加とともに集積回路の容器のリード数も多く
なっている。この集積回路容器のリードをいかに小型に
設計するかで、集積回路の実装密度が左右されているも
のである。
第１図は、本出願人によル、既に塀−案されたリードの
多層構造化をＳＩＰ（Ｓｉｎｇｌｅ ｉｎ １ｉｎｅ
Ｐａｃｋａｇｅ）構造の容器に適用した例である（結果
的に社たて型のＤＩＰとなっている）。半導体テップ１
が素子搭載部２に搭載されておシ、ボンディングワイヤ
ー３．３′によシ半導体テップ１とリード６．６′が接
続されていて、リード６．６′の外部との電気的接続を
行う部分を除いた残部は半導体保護のための樹脂封正物
４でおおわれている− リード６．６′は、互いに絶縁物５を介して多層構造を
とり、チップ１とリード６．６′をつなぐボンディング
線３，３′が接触することをさけるため、リード６′は
ボンディング部分がカギ型の構造をしている。この部分
を拡大した図が第２図である。このようにカギ型として
下のリード６′を上のリード６からはみ出させるととに
よシ従来のリード数の２倍のリード数を持たせることが
できる。しかしながら、チップ１の同一辺側に全てのリ
ードが集中しているため、ポンディングパッドもチップ
ｌの片側に集める必要があシ、その設計は困難なものと
なる。
多層構造化をＳＩＰ（Ｓｉｎｇｌｅ ｉｎ １ｉｎｅ
Ｐａｃｋａｇｅ）構造の容器に適用した例である（結果
的に社たて型のＤＩＰとなっている）。半導体テップ１
が素子搭載部２に搭載されておシ、ボンディングワイヤ
ー３．３′によシ半導体テップ１とリード６．６′が接
続されていて、リード６．６′の外部との電気的接続を
行う部分を除いた残部は半導体保護のための樹脂封正物
４でおおわれている− リード６．６′は、互いに絶縁物５を介して多層構造を
とり、チップ１とリード６．６′をつなぐボンディング
線３，３′が接触することをさけるため、リード６′は
ボンディング部分がカギ型の構造をしている。この部分
を拡大した図が第２図である。このようにカギ型として
下のリード６′を上のリード６からはみ出させるととに
よシ従来のリード数の２倍のリード数を持たせることが
できる。しかしながら、チップ１の同一辺側に全てのリ
ードが集中しているため、ポンディングパッドもチップ
ｌの片側に集める必要があシ、その設計は困難なものと
なる。
本発明の目的は集積回路素子の設計を制限することなく
、リードの数を増やした容器をもつ半導体集積回路装置
を提供することにある。
、リードの数を増やした容器をもつ半導体集積回路装置
を提供することにある。
本発明によれば、半導体チップに対し、対向する側面に
一端が配置するように複数のリードの一端を配置し、一
方の側面に一端が位置するリードを折多曲げ半導体チッ
プの下を通して、もう一方の側面に一端が位置するリー
ドと同一方向に引き出したリード構造を有する半導体集
積回路装ｆｆｌ得る。
一端が配置するように複数のリードの一端を配置し、一
方の側面に一端が位置するリードを折多曲げ半導体チッ
プの下を通して、もう一方の側面に一端が位置するリー
ドと同一方向に引き出したリード構造を有する半導体集
積回路装ｆｆｌ得る。
次に図面を参照して本発明を説明する。
第３図は本発明の一実施例の断面図を示したものであり
、第１図と同じ部分は同じ番号が付されている。また以
下の図も同様である。リード６はその樹脂４内部での先
端が半導体テップｌの上側、すなわち、リード６′の樹
脂４内部での先端と対向する位置に配置されておシ、折
シ曲げられた後、半導体テップ１の下を通してリード６
′と平行に樹脂４から￥ｌ）出されている。
、第１図と同じ部分は同じ番号が付されている。また以
下の図も同様である。リード６はその樹脂４内部での先
端が半導体テップｌの上側、すなわち、リード６′の樹
脂４内部での先端と対向する位置に配置されておシ、折
シ曲げられた後、半導体テップ１の下を通してリード６
′と平行に樹脂４から￥ｌ）出されている。
かかる構造によれば、リード６と６′の先端は半導体チ
ップ１０対向する側面に設けられているので、半導体テ
ップ１上でのポンディングパッドの位置の制限が大巾に
緩和される。従って、半導体テップｌ上での配線自由度
が大１】に上シ、半導体チップｌの設計が容易になる。
ップ１０対向する側面に設けられているので、半導体テ
ップ１上でのポンディングパッドの位置の制限が大巾に
緩和される。従って、半導体テップｌ上での配線自由度
が大１】に上シ、半導体チップｌの設計が容易になる。
第４図は他の実施例を示すもので、リード６と６′との
間にリード６′が絶縁物５を介して積層されている。リ
ード６′と６＃との先端は半導体テップ１の同じ側にあ
るが、リード６“の先端は第２図のリード６′と同様、
カギ型となっておシ、リード６１の先端の横にはり出し
ている。このため、リード数が同じ容器で更に多数配置
でき、リード６のために半導体テップｌの設計を困難に
することもない。
間にリード６′が絶縁物５を介して積層されている。リ
ード６′と６＃との先端は半導体テップ１の同じ側にあ
るが、リード６“の先端は第２図のリード６′と同様、
カギ型となっておシ、リード６１の先端の横にはり出し
ている。このため、リード数が同じ容器で更に多数配置
でき、リード６のために半導体テップｌの設計を困難に
することもない。
第３図の実施例も、第４図の実施クリもともに外部導出
リード６．６’、６’性樹脂４の一側面のみから導出さ
れているので、回路基板への実装に際して占有面積は大
変少い。
リード６．６’、６’性樹脂４の一側面のみから導出さ
れているので、回路基板への実装に際して占有面積は大
変少い。
Ｍ１図は出願人がすでに提案した半導体集積回路の断面
図、第２図はその一部を拡大して示した内部平面図であ
る。 第３図は本発明の一実施例を示す断面図である。 第４図は本発明の他の実施例を示す断面図である。 １・・・・・・半導体チップ、２・・・・・・チップ搭
載部、３゜３’、３” ・・・・・・ボンディングワイ
ヤー、４・・・・・・樹脂、５・・・・・・絶縁物、６
．６’、６’・・・・・・リード。
図、第２図はその一部を拡大して示した内部平面図であ
る。 第３図は本発明の一実施例を示す断面図である。 第４図は本発明の他の実施例を示す断面図である。 １・・・・・・半導体チップ、２・・・・・・チップ搭
載部、３゜３’、３” ・・・・・・ボンディングワイ
ヤー、４・・・・・・樹脂、５・・・・・・絶縁物、６
．６’、６’・・・・・・リード。
Claims (1)
- 第一のリード列と第二のリード列とを有し、第一のリー
ド列の各リードの一端は半導体チップの一側面に配置さ
れ、第二のリード列の各リードの一端は前記半導体テツ
°プの前記−側面とは対向する側面に配置され、前記第
一のリード列の各リードは前記半導体チップの裏面を通
して前記第二のリード列と並行に位置され、もって前記
第一と第二のリード列の各リードは共に前記半導体チッ
プの同じ側面に外部接続部を有している事を特徴とする
半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58155588A JPS6047448A (ja) | 1983-08-25 | 1983-08-25 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58155588A JPS6047448A (ja) | 1983-08-25 | 1983-08-25 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6047448A true JPS6047448A (ja) | 1985-03-14 |
Family
ID=15609314
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58155588A Pending JPS6047448A (ja) | 1983-08-25 | 1983-08-25 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6047448A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6312854U (ja) * | 1986-05-19 | 1988-01-27 | ||
| US5367192A (en) * | 1987-04-22 | 1994-11-22 | Sgs-Thomson Microelectronics S.R.L. | Package for integrated devices |
| CN119039992A (zh) * | 2024-10-30 | 2024-11-29 | 浙江奥首材料科技有限公司 | 一种用于去除Si孔侧壁损伤层的蚀刻液及其制备方法与应用 |
-
1983
- 1983-08-25 JP JP58155588A patent/JPS6047448A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6312854U (ja) * | 1986-05-19 | 1988-01-27 | ||
| US5367192A (en) * | 1987-04-22 | 1994-11-22 | Sgs-Thomson Microelectronics S.R.L. | Package for integrated devices |
| CN119039992A (zh) * | 2024-10-30 | 2024-11-29 | 浙江奥首材料科技有限公司 | 一种用于去除Si孔侧壁损伤层的蚀刻液及其制备方法与应用 |
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