JPS59224152A - 集積回路装置 - Google Patents

集積回路装置

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JPS59224152A
JPS59224152A JP58099107A JP9910783A JPS59224152A JP S59224152 A JPS59224152 A JP S59224152A JP 58099107 A JP58099107 A JP 58099107A JP 9910783 A JP9910783 A JP 9910783A JP S59224152 A JPS59224152 A JP S59224152A
Authority
JP
Japan
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integrated circuit
lead
lead wires
circuit device
package
Prior art date
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Pending
Application number
JP58099107A
Other languages
English (en)
Inventor
Koichi Tanabe
田邊　光一
Junko Takahashi
淳子 高橋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC IC Microcomputer Systems Co Ltd
Original Assignee
NEC IC Microcomputer Systems Co Ltd
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Filing date
Publication date
Application filed by NEC IC Microcomputer Systems Co Ltd filed Critical NEC IC Microcomputer Systems Co Ltd
Priority to JP58099107A priority Critical patent/JPS59224152A/ja
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Pending legal-status Critical Current

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本、発明は、集積回路装置の外部導出リードの構造に関
するものである。
現在、電子部品は大きく発達し多くの分野で利用され、
利用分野によってはその電子装置を小型にする必要を生
じている。例えば、ポータプル用途の電子装置、あるい
は腕時計・カメラなどでは電子部品が実装される空間は
非常に小さいものである。そこで電子回路部品として集
積回路が多いに用いられている。その集積回路の内容も
年々複雑になって高集積化が計られてきておυ、当然、
集積回路のパッケージに付随するリード線のリード数も
多くなる。この集積回路パッケージのリード線の構造を
いかに小型に設計するかで集積回路の実装密度が左右さ
れてくるものである。
第１図は従来の半導−休業積回路装置の一例を示す断面
図であシ、樹脂封止型パッケージの場合である。半導体
ペレット１がマウントアイランド３の上に搭載されてお
シ、ボンディング線２によシペレット１とリード５とが
接続されている。またリード５の外部との導電を計る部
分を除いた゛残部は、半導体装置内部保護のための樹脂
封止物４によっておおわれている。
上記構造を有する従来の半導体装置のパッケージにおい
ては、リードフレームを構成う゛る材料として金属等の
導電体が用いられている。この構造においでは外部への
電気的導通を必要とする本数のリード線を設置すること
が要求される。まだ、リード線数は物理的あるいはパッ
ケージの実装効率等に制約される密度以上に高密度化を
計ることは困難であシ、外部への電気的導通を必要とす
る本数が多くなるにつれて、パッケージが大きく々る傾
向にあシ問題となっている。
本発明の目的はリード線の数の密度が高い集積回路装置
を得ることにある。
本発明によれば、少なくとも２本以上のリード線が互い
に絶縁物を介して多層構造と々っている事を特徴とする
集積回路装置を得る。このようン）集積回路装置によれ
ば、リード線数の実装密度を高めることができる。
以下に図面従って本発明をよシ詳細に説明する。
第２図、第３図は本発明の半導体装置の一実施例を示す
断面図であり、第１図と同じ部分は同じ番号が付されて
いる。また以下の図も同様である。
第２図はＤＩＰ（Ｄｕａｌ　ｉｎ　Ｌｉｎｅ）型パッケ
ージに、第３図はＳＩＰ（Ｓｉｎｇｌｅ　ｉｎ　Ｌｉｎ
ｅ）型パッケージに本発明を応用した実施例である。特
に導電体で形成されるリード線５と５′　が互いに絶縁
物６を介して多層構造をとることで、従来と同一パッケ
ージで、リード数を倍に増やすことができる。
第４図は、チップ１とボンディング７５２．２’　近傍
の一部を示したものである。チップ１とリード線５，５
′をつなぐボンディング線２，２′が接触することを避
けるために、リード線５′　　はボンディング部分がカ
ギ型の構造をしている。この部分を拡大した図が第５図
である。なおリード線５と５′を絶縁している絶縁物６
はピン間容量などの影響を小さくするために、誘電率の
低いものを選ぶのが良い。また絶縁物６自体が接着剤で
あっても、これを接着剤でリード線に取り付けても良い
。
また、本発明は近年省エネルギー化が世界的に広−１υ
半導体装置の省電力化に多く利用されると予想される。
伺、実施例としてリードフレームが互いに絶縁物を介し
て二層構造をとる場合について説明したが、三層構造の
場合には、ボンディングのだめのステッチ部を第６図の
如くする事で可能でｈ’）、必要であればそれ以上の多
層も可能である。またパッケージも樹脂封止に限らず、
例えばセラミックパッケージにも適用できる。
【図面の簡単な説明】
第１図はグ従来の半導体装置の断面図、第２図第３図は
本発明の各実施例を示す断面図、第４図はタペレットリ
ード線を結ぶボンディング線近傍の平面図、第５図はリ
ード線のボンディング部の多層構造を拡大した立体図、
第６図は三層構造にした場合の実施例である。 １・・・・・・ペレット、２，２′・・・・・・ボンデ
ィング線、３・・・・・・マウントアイランド、４・・
・・・・樹脂封止、５゜５’、５’　・・・・・・リー
ド、６・・・・・・絶縁物。

Claims (1)

    【特許請求の範囲】
  1. 半導体素子電極を容器から外部に導出するす＋＋ドは複
    数のリード線が絶縁性接着剤を介して重ね合わされてい
    ることを特徴とする半導体装置。
JP58099107A 1983-06-03 1983-06-03 集積回路装置 Pending JPS59224152A (ja)

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Application Number Priority Date Filing Date Title
JP58099107A JPS59224152A (ja) 1983-06-03 1983-06-03 集積回路装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP58099107A JPS59224152A (ja) 1983-06-03 1983-06-03 集積回路装置

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Publication Number Publication Date
JPS59224152A true JPS59224152A (ja) 1984-12-17

Family

ID=14238602

Family Applications (1)

Application Number Title Priority Date Filing Date
JP58099107A Pending JPS59224152A (ja) 1983-06-03 1983-06-03 集積回路装置

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JP (1) JPS59224152A (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0287274A3 (en) * 1987-04-14 1989-09-20 Radstone Technology plc Semiconductor hybrid device
JPH01143146U (ja) * 1988-03-25 1989-10-02
JPH0334337A (ja) * 1990-06-06 1991-02-14 Seiko Epson Corp 半導体集積回路
US5728247A (en) * 1992-10-07 1998-03-17 Telefonaktiebolaget Lm Ericsson Method for mounting a circuit

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0287274A3 (en) * 1987-04-14 1989-09-20 Radstone Technology plc Semiconductor hybrid device
JPH01143146U (ja) * 1988-03-25 1989-10-02
JPH0334337A (ja) * 1990-06-06 1991-02-14 Seiko Epson Corp 半導体集積回路
US5728247A (en) * 1992-10-07 1998-03-17 Telefonaktiebolaget Lm Ericsson Method for mounting a circuit

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