JPS6047457A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔従来技術〕 従来のこの種の半導体装置として、Ｔ、Ｙａｎ＋ａｇｕ
ｅｈｉ　、Ｓ、Ｍｏｒｋｍｏｔｏ　（ＩＥＤＭ’８ｌ−
２５５）により示されたドリフトレイヤー付電界効果ト
ランジスタがある。この概念をＰ型トランジスタについ
そ第１図に示す。すなわち、この第１図において、符号
（１）はソース電極、（２）はゲート電極、（３）はド
リフトレイヤー、（４）はドレイン電極であり、また（
５）はＮ型シリコン基板、（１）は選択酸化！（ＳＯＰ
）、（９）社ドリフトレイヤー低濃度Ｐ現部、（１０）
はゲート酸化膜、（１１）はソース高濃度Ｐ型Ｕｌｉ、
（１２）はドレイン高濃度Ｐｉ部である。

そしてこのトランジスタの製造工程としては、まず３Ω
−副板上の高抵抗Ｎ型基板（５）に５００Ａ程度の酸化
シリコン膜、　１．ｏｏｏＸ程度の窒化シリコン膜を順
次に成長させ、ホトレジストマスクを用いてこの窒化シ
リコン膜をエツチングしてから、１３　２ さらにこのホトレジストをマスクに、ｌＯ／ｃｎ１程度
の低濃度のボロン注入を行なってドリフトレイヤー低濃
度Ｐ型部（９）を形成する。ついで前記ホトレジストマ
スクを除去したのち、前記窒化シリコン膜をマスクに、
選択酸化を行なって選択酸化膜（ＳＯＰ　）　（７）を
形成する。次に前記窒化シリコン膜を除去した上でゲー
ト酸化膜（１０）を形成し、かつこのゲート酸化膜（１
０）上の一部からドリフトレイヤー（３）部の選択酸化
膜（７）上の一部にかけ連続してゲート電極（２）を形
成する。続いて前記ゲート電極（２）上のレジストおよ
び選択酸化膜（７）をマスクに、１０１５／ｃｒｎ！程
度の密度でボロン注入を行ない、ソース高濃度Ｐ屋部（
１１）およびドレイン高濃度Ｐ型部（１２）を形成して
アニールする。その後、さらに前記基板（５）の全面に
ゲート酸化膜（１０）としてのＣＶＤ酸化シリコン膜を
形成し、かつこれにコンタクト穴をあけてから、電極配
線。

ソース電極（１）およびドレイン電極（４）を形成する
のである。

こ＼でこのトランジスタの構成においては、ドレイン電
極（４）に高電圧を印加すると、空乏層がゲート酸化＃
（１０）直下のチャネル部の端からドリフトレイヤー低
濃度Ｐ型部内に拡がって行き、このようにしてこの空乏
層によシソ−スミ極（１）とドレイン電極（４）間の電
位差の耐圧がはソ決定される。

またドリフトレイヤー（３）部の選択酸化膜（７）はゲ
ート電極（２）とドレイン電極（４）との耐圧を向上さ
せると共に、前記空乏層に印加される電界を均一化する
働きをしている。そしてこのトランジスタでの動作は、
ゲート電極（２）がしきい値電圧を越えると、ゲート酸
化膜（１０）直下のチャネルがＯＮ状態となってホール
が流れ始め、これが前記箪乏層内を経てドレイン高濃度
Ｐ壓部（１２）に達することによってなされるのである
。

しかしながら、このような従来例によるドリフトレイヤ
ー付電界効果トランジスタにおいては、前記したように
、ソース電極とドレイン電極との耐圧が空乏層の耐圧に
よってはヌ決定されるために、もし何らかの原因により
ドレイン電極にサージ電圧が加えられて、これが空乏層
の耐圧を越えるような場合には、ゲート酸化膜が容易に
破壊されてしまうという不都合があって好ましくないも
のであった。

〔発明の概要〕

この発明は従来のこのような欠点に鑑み、半導体基板に
組み込まれる高耐圧電界効果トランジスタの部分のみに
、基板とは反対導電形の拡散領域（以下タブ（ｔａｂ）
と略称する）を設け、このタブとドレイン電極との而」
圧を、ソース電極とドレイン電極との耐圧よシも低くし
て、ゲート酸化膜を保腹するようにしたものである。

〔発明の実施例〕

以下、この発明に係る半導体装置の実施例につき、第２
図ないし第５図を参照して詳細に説明する０ 第２図はこの発明の一実施例を適用した半導体装置、こ
＼ではドリフトレイヤー付電界効果トランジスタの概要
構成を示している。この第２図実施例装置において前記
第１図従来例装置と同一符号は同一または相当部分を示
しておシ、また符号（６）は前記Ｎ型シリコン基板（５
）　Ｊ：　！Ｑも高濃度のＮ型タブである。

そしてこの第２図実施例でのトランジスタの製造工程と
しては、まず３Ω・譚以上の高抵抗Ｐ型基板（５）上に
５００Ａ程度の酸化シリコン膜を成長させ、その高耐圧
トランジスタ該当部分に対し、ホトレジストマスクを用
いて１０　ｃｍ　程度の密度のリンを選択的にイオン注
入させ、かつ熱拡散して前記基板（５）よりも高濃度の
Ｎ型のタブ（６）を形成するもので、以後は前記第１図
従来例と同様の工程により、このタブ（６）上に高耐圧
電界効果トランジスタを構成させるが、このときそのソ
ース電極（１）とドレイン電極（４）との間の耐圧より
も、タブ（６）とドレイン高濃度Ｐ型部（１２）との接
合逆耐圧の方が低くなるように、このタブ（６）の不純
物製置を決定しておく。

従ってこの第２図実施例での高耐圧電界効果トランリス
タにおいては、何らかの理由によりドレイン電極（４）
にサージ電圧が印加されたとすると、サージの立上りの
速い部分に対しては、静電容量分圧が支配的であるため
に、従来例でのように基板（５）Ｋ直接々しているドレ
イン高濃度Ｐ型部（１２）の接合容量よりも、この実施
例でのタブ（６）に接している接合容量の方が大きく、
実際にドレインに印加される電圧はこの実施例での方が
低くなる。

またこれよりも遅い立上りの負のサージに対しては、こ
の実施例の場合、ソース電極（１）とドレイン電極（４
）との間の耐圧よりも、タブ（６）とドレイ／電極（４
）との耐圧の方が低いために、ドリフトレイヤー（３）
内とゲー）［化膜（１０）下とのチャネル部分区発生す
る空乏層が耐圧を越えてゲート酸化膜（１０）を破壊す
る以前に、ドレイン電極（４）に印加される電荷がタブ
（６）に流れて、このゲート酸化膜（１０）を保護し得
る。そして、さらに正のサージが印加されたときにも、
タブ（６）のシート抵抗の方が基板（５）のそれよりも
低いため（、より良い保護を行なうことができるのであ
る。

なお、前記第２図実施例では、Ｎ型のシリコン基板を用
いたが、Ｐ型のシリコン基板を用い、これに選択的にＰ
型のタブを設けて、ＮｍＯ高ｉＪ圧電界効果トランジス
タを含む半導体装置を構成させても同様の効果を奏し得
ることは勿論である。

続いてこの発明を０ＭＯ８（相補を電界効果トランジス
タ）　４？’Ｊ成の半導体装置に適用した場合について
、その一実施例による製造工程を第３図（、）ないしく
ｅ）に示す。この実施例においては、特にこの発明を適
用するＣ’ＭＯ８措成の半導体装置の製造工程数が、通
常の、すなわち高耐圧トランジスタを含まないＣＭＯ８
構成の半導体装置の製造工程数と同一であって、その工
程を細管変更せずに実施可能であることをあられしてい
る。

この第３図実施例においても前記第２図実施例と同一符
号は同一または相当部分を示している。

この実施例では、まず３Ω・ｍ以上の高抵抗Ｎ渦基板（
５）上に５００Ａ程度の酸化シリコン膜を成長させ、そ
の高耐圧トランジスタ該当部分に対し、ホトレジストマ
スクを用いて１０　’Ｋｐｍ２程度の密度のリンを選択
的にイオン注入させ、かつこのレジストを一旦除去して
から、高耐圧トランジスタ部以外の低圧トランジスタ該
当部分に対し、新たなホトレジストマスクを用いて１０
　’）’ｃｍ’程度の密度のボロンを同様１ｃ選択的に
イオン注入させ、さらにこのレジストをも除去したのち
に熱拡散して、基板（５）よシも高濃度のＮ型のタブ（
６）およびＰ型のタブ（１５）を形成し、また残りの酸
化シリコン膜を除去する（第３図（ａ））０ついで前記
基板（５）上に５００Ａ程度の酸化シリコン１（１６）
、さらに窒化シリコン膜（１７）を順次に形成してから
、ホトレジストマスク（１８）を用いて素子分離用およ
びドリフトレイヤー用の選択酸化膜（ＳＯＰ）（７）形
成領域部分に該当する窒化シリコン膜（１７）を選択的
に除去する（第３図（ｂ））。次に素子分離用のホトレ
ジストマスク（１９）を用いて、Ｎ壓高耐圧電界効果ト
ランジスタおよび低圧トランジスタ形成部としての、素
子分離用低濃度Ｐ型部（８）およびドリフトレイヤー低
濃度Ｐｆｆ１部（９）に対しそれぞれ同時にボロン注入
（２０）を行なう（第３図（ｃ）　）ｏ続いて前記各ホ
トレジストマスクＣｌ８）　。

（１９）を除去したのち、酸素またはＨ２Ｏを熱拡散し
て窒化シリコン１漢（１Ｔ）のない領域に選択酸化膜（
ＳＯＰ　）　（７）を形成するが、このとき同時に素子
分離用の（ＳＯＰ）とトリットレイヤーの（ＳＯＰ）も
形成される（第３図（ｄ））。さらに窒化シリコン膜（
１７）を除去し、かつチャネル注入を行なったのちに、
酸化シリコン膜（１６）を除去してゲート酸化膜（１０
）を形成し、以後、ＮＮ）ランリスタのソース、ドレイ
ンのイオン注入工程を除いて前記従来例と同一の工程に
エフ、Ｎ型の低圧電界効果トランジスタ（１４）と共に
、Ｐ型の高耐圧電界効果トランジスタを含んだ半導体装
置を構成するのである（第３図（ｅ））。

すなわち、この工９にしてこの第３図実施例では、素子
分離用の低濃度Ｐ型部（８）および選択酸化膜（ＳＯＰ
　）　（７）と、ドリフトレイヤーの低濃度Ｐ型部（９
）および選択酸化Ｍ　（ＳＯＰ　）　ｆｆ）とは、これ
をそれぞれに同一工程をてより形成するために、工程数
を何部増加させずに高集積、高性能の高耐圧Ｐ型トラン
ジスタを含むＣＭＯ８描成の半導体装置を、通常のこれ
を含まないＣＭＯ８′Ｍ成の半導体装置と同一工程で製
造することができるのである。

また、ここで、このように素子分離用の低濃度Ｐ型部（
８）とドリフトレイヤーの低濃度Ｐ型部（９）とを同一
工程で同時に形成できる理由の一つは、ドリフトレイヤ
ーの低濃度Ｐ型部（９）の不純物濃度が、素子分離用の
低濃度Ｐ型部（８）の不純物濃度にはソ等しいときに最
適の性能を発揮できるからである。

その実験データとして、ドリフトレイヤーの低濃度Ｐ型
部（９）形成のためのボロン注入量を変えたときのトラ
ンジスタ特性曲想の変化を第４図（、）ないしくｃ）に
示しである。そしてこのときの条件としては前記第３図
（、）中に示されているト１リフト長（２１）が４μｍ
、ゲート長（２２）が同様に４μｍ、ゲート巾が１００
／１ｍ、ゲート酸化膜（１０）厚が６００＾で、ボロン
注入量は、第４図（、）が３．５Ｘ１０１３／１ｍ”　
、同図（ｂ）が５．　ＯＸ　１０１３／　ｃｍ２．同図
（ｃ）が８、ＯＸ　１０　”／　ｃｍ”である。

第４［凶（ｃ）では、ドレイン電極（４）とソース電極
（１）との電位差が４０Ｖを越えるとバイポーラ動作が
始まって急に電流が増加しており、またこの電位差が４
０Ｖ以下でもドレイン電流が増加する傾向にある。この
傾向は空乏層がドリフトレイヤーの低濃度Ｐ型部（９）
よりもチャネル領域の方に多く伸びて実効ゲート長が短
かくなっており、従ってこのときには高耐圧化のだめの
ドリフトレイヤーの意味があまりないことを示している
。また第４図（ｂ）のときは、ドレイン電極（４）とソ
ース電極（１）との電位差が７０Ｖ以下、２０Ｖ以上の
間で増）ＡＪすると、そのドレイン電流が少し増加する
傾向にある。

すなわち、チャネル領域に空乏層が拡がっていることを
示している。さらに第４図（、）において社、空乏層が
殆んどドリフトレイヤーＸの方に伸びていることを示し
ている。

そしてまた第４図（、）と（ｂ）とにおいては、そのリ
ニア領域の電流値も飽和領域の電流値も相互にｔ″！譬
等しく、その特性も最適化されていることから、従って
ドリフトレイヤーの低濃度Ｐ型部（９）の形成のための
最適なボロン注入量としては、お＼よそ３．５〜５．　
ＯＸ　１０”　／　ｃｍ　２を挙げることができ、この
範囲内であれば問題がないと言える。また一方、素子分
離用の低濃度Ｐ型部（８）の不純物濃度は、選択酸化膜
（ＳＯＰ　）　（７）上に必然的にされるフイ崎ドトラ
ンジスタのしきい値と、Ｎ現高濃度部、素子分離用の低
濃度Ｐｉ部（８）間との耐圧によって決まル、通常は共
に２０Ｖ前後に設定される。そしてそのときにこの素子
分離用の低濃度Ｐ型部（８）を形成するためのボロン注
入量は３．５　Ｘ　１０　”７ｃｍ”前後である。よっ
てドリフトレイヤーの低６・音度Ｐ型部（９）を形成す
るだめのボロン注入量と、素子分＾１ト用の低濃度Ｐ型
部（８）を形成するためのボロン注入量とを同−景、す
なわち３．５　Ｘ　１０　”／　ｃｍ２に設定できるの
である。

さらにまた前記各実施例での高耐圧電界効果トランジス
タにおいては、ゲート電極（乃およびドリフトレイヤー
（３）によシ、ドレイン高濃度Ｐｉ部（１２）を取り囲
むように、すなわち環状に形成するのが一般的であるが
、ゲート電極（２）を直線状に形成することもできる。

しかしこの場合、その製造工程でのマスク合わせ精度の
関係から次のような制約を生ずる。

このための状況を第５図実施例に示す。この第５図実施
例においても前記第２図および第３図実施例と同一符号
は同一または相当部分を示しており２、また符号（２３
）は前記電界効果トランジスタの電流の流れる方向に垂
直な方向のドレインの長さくドレイン巾）、（２４）は
同上方向のソースの長さくノース巾）、（２５）は同上
方向のドリフトレイヤーの長さくドリフトレイヤー巾）
、（２６）はマスクずれした素子分離用のホトレジスト
マスク、（２７）はマスクずれによるゲート長である。

この第５図実施例において、今、仮にドリフトレイヤー
１１（２５）がソース巾（２４）と一致して設計されて
いる場合には、常に発生するマスクずれに伴ない、この
マスクずれした素子分熱用のホトレジストマスク（２Ｇ
）のために、ドリフトレイヤー（３）の端部がソース領
域の端部からはみ出して、このマスクずれによるゲート
長（２７）が所期のゲート長よりも短かくなり、ゲート
長の制御ができなくなる虞れがある。そこでこの実施例
ではソース巾（２４）よりもドリフトレイヤー中（２５
）を短かく設定してこれを改善している。また別にドレ
イン高濃度Ｐ型部（１２）の端部での耐圧が低下するか
ら、同Ｐ型部（１２）の周辺に低濃度のＰ型部を形成し
なければならない。従ってこ＼でもこの実施例では素子
分離用のホトレジストマスク（１９）をドレイン高濃度
Ｐ型部（１２）の外側に設け、ソース巾（２４）よりも
ドレイン中（２３）を短かく設定してこれを改善してい
る。すなわち、このようにしてゲート電極（２）を直線
状に形成し得るのである。

〔発明の効果〕

以上詳述したように、この発明によるときは、半導体基
板上に選択的に形成された基板よりも高り度のタブ内に
高耐圧電界効果トランジスタを形成させるようにしたの
で耐サージ性を格段に向上でき、また従来での０ＭＯ８
構成の半導体装置に対してもその製造工程を何部変更も
しくは増加させずに適用することが可能であり、さらに
この高耐圧電界効果トランジスタのゲート電極を直線状
にも形成できてその小型化に有利であるなどの特長を有
するものである。

【図面の簡単な説明】

第１図は従来例による高耐圧電界効果トランジスタを含
む半導体装置の概要構成を示す断面図、第２図はこの発
明の一実施例による同上半導体装置の概要構成を示す断
面図、第３図（、）ないしく、）はこの発明の一実施例
を０ＭＯ８構成の半導体装置に適用する場合の製造工程
を順次に示すそれぞれ断面図、第４図（、）ないしくｃ
）は同上高耐圧電界効果トランジスタのドリフトレイヤ
ー低濃度Ｐ型部の不純物濃度を変更した場合のそれぞれ
特性図、第５図れ他の実施例による同上半導体装置の概
要構成を示す断面図である。 （１）・・・・ソース電極、（２）・・・・ゲート電極
、（３）・・・・ドリフトレイヤー、（４）・・・・ド
レイン電極、（５）・・・・Ｎ型シリコン基板、（６）
・・・・Ｎ型タブ、（Ｔ）・・・・選択酸化膜（ｓｏｐ
）、（８）・・・・素子分離用低濃度Ｐ型部、（９）・
・・・ドリフトレイヤー低濃度Ｐｉ部、（ｉｏ）・・Φ
拳ゲート酸化膜、（１１）・・・・ソース高濃度Ｐ型部
、（１２）・・・・ドレイン高濃度Ｐ型部、（１３）・
・・・チャネルカット用高濃度Ｎ型部、（１４？・・・
・Ｎ型電界効果トランジスタ、（１５）・・−・Ｐ型タ
ブ、（１６）・・・・酸化シリコン膜、（１７）・・・
・窒化シリコンＬ　（１Ｂ）・曝・・ホトレジストマス
ク、（１９）・・・・素子分離用ホトレジストマスク。 代理人大岩増雄 ２３ 第１図 第２図 第４図 ＶＤＳ ＶＤＳ ＶＤＳ 第５図 手続補正書（自発） ３、補正をする者 ５、補正の対象 明細書の発明の詳細な説明の欄 ６、補正の内容 （１）明細書第３頁第１８行〜第１９行の「ゲー督・酸
化膜（１０）Ｊを「スムースコート膜」と補正する。 （２）　同書第５頁第１０行の「基板とは反対導電形」
を「基板と同一導電形」と補正する。 （３）同書第６頁第７行の「Ｐ型」を１Ｎ型」と補正す
る。 （４）同書第６頁第１０行のｒ　１０　”ｃｍ２Ｊを［
１０′２／　ｃｍ　”　Ｊと補正する。 （５）同書第８頁第１９行の「その高耐圧」を「そのＰ
型高耐圧」と補正する。 （６）同書第９頁第２行の「高耐圧」をｒＰ型高市・ｌ
圧」と補正する。 （７）同書第９頁第３行の「低圧」を１Ｎ型」と補正す
る。 （８）同書第９頁第１６行〜第１７行の「Ｎ型高剛圧電
界効果トランジスタおよび低圧」を「Ｎ型」と補正する
。 以　」二

Claims (3)

【特許請求の範囲】
1. （１）第１導電形の半導体基板上に、この基板ぶりも高
   濃度の第１導電形および第２導電形の拡散領域をそれぞ
   れ選択的に形成し、仁の第１導電形拡散領域上には、第
   ２導電形のソースおよびドレインを形成すると共に、ド
   レインとゲート部との間に選択酸化膜を形成し、かつこ
   の選択酸化膜下に第２導電形の不純物注入による領域を
   形成して高耐圧電界効果トランジスタとし、また第２導
   電形拡散領域上には、低圧電界効果トランジスタを形成
   したことを特徴とする半導体装置。
2. （２）選択酸化膜下の不純物注入領域を、第１導電形拡
   散領域以外の基板上の選択酸化膜下に形成される素子分
   離のための不純物注入領域と同一に形成したことを特徴
   とする特許請求の範囲第１項記載の半導体装置。
3. （３）　高耐圧電界効果トランジスタのソースｒｆｌｔ
   −ドレイン巾よシも大きくしたことを特徴とする特許請
   求の範囲第１項記載の半導体装置。 この発明は半導体装置、特に高耐圧電界効果トランジス
   タを含む半導体装置ＶＣ関するものである。