JPH0584068B2 - - Google Patents
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- JPH0584068B2 JPH0584068B2 JP2030087A JP3008790A JPH0584068B2 JP H0584068 B2 JPH0584068 B2 JP H0584068B2 JP 2030087 A JP2030087 A JP 2030087A JP 3008790 A JP3008790 A JP 3008790A JP H0584068 B2 JPH0584068 B2 JP H0584068B2
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/0221—Manufacture or treatment of FETs having insulated gates [IGFET] having asymmetry in the channel direction, e.g. lateral high-voltage MISFETs having drain offset region or extended-drain MOSFETs [EDMOS]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/601—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs
- H10D30/603—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs having asymmetry in the channel direction, e.g. lateral high-voltage MISFETs having drain offset region or extended drain IGFETs [EDMOS]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
- H10D64/311—Gate electrodes for field-effect devices
- H10D64/411—Gate electrodes for field-effect devices for FETs
- H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
- H10D64/514—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the insulating layers
- H10D64/516—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the insulating layers the thicknesses being non-uniform
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- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置、特に高耐圧電界効果ト
ランジスタを含む半導体装置に関するものであ
る。
ランジスタを含む半導体装置に関するものであ
る。
従来のこの種の半導体装置として、T.
Yamaguchi，S.Morimoto（IEDM'81−255）に
より示されたドリフトレイヤー付電界効果トラン
ジスタがある。この概念をＰ型トランジスタにつ
いて第６図に示す。すなわち、この第６図におけ
る、符号１はソース電極、２はゲート電極、３は
ドリフトレイヤー、４ははドレイン電極であり、
また５はＮ型シリコン基板、７は選択酸化膜
（SOP）、９はドリフトレイヤー低濃度Ｐ型部、
１０はゲート酸化膜、１１はソース高濃度Ｐ型
部、１２はドレイン高濃度Ｐ型部である。
Yamaguchi，S.Morimoto（IEDM'81−255）に
より示されたドリフトレイヤー付電界効果トラン
ジスタがある。この概念をＰ型トランジスタにつ
いて第６図に示す。すなわち、この第６図におけ
る、符号１はソース電極、２はゲート電極、３は
ドリフトレイヤー、４ははドレイン電極であり、
また５はＮ型シリコン基板、７は選択酸化膜
（SOP）、９はドリフトレイヤー低濃度Ｐ型部、
１０はゲート酸化膜、１１はソース高濃度Ｐ型
部、１２はドレイン高濃度Ｐ型部である。
そしてこのトランジスタの製造工程としては、
まず３Ω・cm以上の高抵抗Ｎ型基板５に500Å程
度の酸化シリコン膜、1000Å程度の窒化シリコン
膜を順次に成長させ、ホトレジストマスクを用い
てこの窒化シリコン膜をエツチングしてから、さ
らにこのホトレジストをマスクに1013／cm2程度の
低濃度のボロン注入を行なつてドリフトレイヤー
低濃度Ｐ型部９を形成する。ついで前記ホトレジ
ストマスクを除去したのち、前記窒化シリコン膜
をマスクに選択酸化を行なつて選択酸化膜
（SOP）７を形成する。次に前記窒化シリコン膜
を除去した上でゲート酸化膜１０を形成し、かつ
このゲート酸化膜１０上の一部からドリフトレイ
ヤー３部の選択酸化膜７上の一部にかけ連続して
ゲート電極２を形成する。続いて前記ゲート電極
２上のレジストおよび選択酸化膜７をマスクに
1015／cm2程度の密度でボロン注入を行ない、ソー
ス高濃度Ｐ型部１１を形成してアニールする。そ
の後、さらに前記基板５の全面にスムースコート
膜としてのCVD酸化シリコン膜を形成し、かつ
これにコンタクト穴をあけてから、電極配線、ソ
ース電極１およびドレイン電極４を形成するので
ある。
まず３Ω・cm以上の高抵抗Ｎ型基板５に500Å程
度の酸化シリコン膜、1000Å程度の窒化シリコン
膜を順次に成長させ、ホトレジストマスクを用い
てこの窒化シリコン膜をエツチングしてから、さ
らにこのホトレジストをマスクに1013／cm2程度の
低濃度のボロン注入を行なつてドリフトレイヤー
低濃度Ｐ型部９を形成する。ついで前記ホトレジ
ストマスクを除去したのち、前記窒化シリコン膜
をマスクに選択酸化を行なつて選択酸化膜
（SOP）７を形成する。次に前記窒化シリコン膜
を除去した上でゲート酸化膜１０を形成し、かつ
このゲート酸化膜１０上の一部からドリフトレイ
ヤー３部の選択酸化膜７上の一部にかけ連続して
ゲート電極２を形成する。続いて前記ゲート電極
２上のレジストおよび選択酸化膜７をマスクに
1015／cm2程度の密度でボロン注入を行ない、ソー
ス高濃度Ｐ型部１１を形成してアニールする。そ
の後、さらに前記基板５の全面にスムースコート
膜としてのCVD酸化シリコン膜を形成し、かつ
これにコンタクト穴をあけてから、電極配線、ソ
ース電極１およびドレイン電極４を形成するので
ある。
ここでこのトランジスタの構成においては、ド
レイン電極４に高電圧を印加すると、空乏層がゲ
ート酸化膜１０直下のチヤネル部の端からドリフ
トレイヤー低濃度Ｐ型部９内に拡がつて行き、こ
のようにしてこの空乏層によりソース電極１とド
レイン電極４間の電位差の耐圧がほぼ決定され
る。またドリフトレイヤー３部の選択酸化膜７は
ゲート電極２とドレイン電極４との耐圧を向上さ
せると共に、前記空乏層に印加される電界を均一
化する働きをしている。そしてこのトランジスタ
での動作は、ゲート電極２がしきい値電圧を越え
ると、ゲート酸化膜１０直下のチヤネルがオン状
態となつてホールが流れ始め、これが前記空乏層
内を経てドレイン高濃度Ｐ型部１２に達すること
によつてなされるのである。
レイン電極４に高電圧を印加すると、空乏層がゲ
ート酸化膜１０直下のチヤネル部の端からドリフ
トレイヤー低濃度Ｐ型部９内に拡がつて行き、こ
のようにしてこの空乏層によりソース電極１とド
レイン電極４間の電位差の耐圧がほぼ決定され
る。またドリフトレイヤー３部の選択酸化膜７は
ゲート電極２とドレイン電極４との耐圧を向上さ
せると共に、前記空乏層に印加される電界を均一
化する働きをしている。そしてこのトランジスタ
での動作は、ゲート電極２がしきい値電圧を越え
ると、ゲート酸化膜１０直下のチヤネルがオン状
態となつてホールが流れ始め、これが前記空乏層
内を経てドレイン高濃度Ｐ型部１２に達すること
によつてなされるのである。
しかしながらこのような従来例によるドリフト
レイヤー付電界効果トランジスタにおいては、ゲ
ート電極を環状に形成するのが一般的であるが、
トランジスタを小形化する為に、ゲート電極を直
線上に形成すれば、ソース，ドレイン方向とは直
角方向のチヤネルの一端において、耐圧が著しく
低下するという不都合があつた。
レイヤー付電界効果トランジスタにおいては、ゲ
ート電極を環状に形成するのが一般的であるが、
トランジスタを小形化する為に、ゲート電極を直
線上に形成すれば、ソース，ドレイン方向とは直
角方向のチヤネルの一端において、耐圧が著しく
低下するという不都合があつた。
本発明は従来のこのような欠点に鑑み、ソース
領域の幅をドリフト領域の幅よりも広するように
したものである。
領域の幅をドリフト領域の幅よりも広するように
したものである。
本発明による半導体装置はソース，ドレイン形
成時にマスクずれが発生しても、ゲート長の制御
が不可能となることはない。
成時にマスクずれが発生しても、ゲート長の制御
が不可能となることはない。
以下、本発明に係る半導体装置の実施例につ
き、第１図ないし第５図を参照して詳細に説明す
る。
き、第１図ないし第５図を参照して詳細に説明す
る。
第１図は本発明の一実施例を適用した半導体装
置、ここではドリフトレイヤー付電界効果トラン
ジスタの概要構成の断面図を示している。この第
１図実施例装置において前記第６図従来例装置と
同一符号は同一または相当部分を示しており、ま
た符号５はＰ型シリコン基板、６はＮ型タブであ
る。
置、ここではドリフトレイヤー付電界効果トラン
ジスタの概要構成の断面図を示している。この第
１図実施例装置において前記第６図従来例装置と
同一符号は同一または相当部分を示しており、ま
た符号５はＰ型シリコン基板、６はＮ型タブであ
る。
そしてこの第１図実施例でのトランジスタの製
造工程としては、まずＰ型基板５上に500Å程度
の酸化シリコン膜を成長させ、その高耐圧トラン
ジスタ該当部分に対し、ホトレジストマスクを用
いて1012／cm2程度の密度のリンをイオン注入さ
せ、かつ熱拡散してＮ型のタブ６を形成するもの
で、以後は前記第６図従来例と同様の工程によ
り、このタブ６上に高耐圧電界効果トランジスタ
を構成させる。
造工程としては、まずＰ型基板５上に500Å程度
の酸化シリコン膜を成長させ、その高耐圧トラン
ジスタ該当部分に対し、ホトレジストマスクを用
いて1012／cm2程度の密度のリンをイオン注入さ
せ、かつ熱拡散してＮ型のタブ６を形成するもの
で、以後は前記第６図従来例と同様の工程によ
り、このタブ６上に高耐圧電界効果トランジスタ
を構成させる。
ところでこの高耐圧電界効果トランジスタにお
いては、ゲート電極２およびドリフトレイヤー３
により、ドレイン高濃度Ｐ型部１２を取り囲むよ
うに、すなわち環状に形成するのが一般的である
が、より微細なトランジスタの場合ゲート電極２
を直線状に形成することが必要となる。しかしこ
の場合、その製造工程でのマスク合わせ精度の関
係から次のような制約を生ずる。
いては、ゲート電極２およびドリフトレイヤー３
により、ドレイン高濃度Ｐ型部１２を取り囲むよ
うに、すなわち環状に形成するのが一般的である
が、より微細なトランジスタの場合ゲート電極２
を直線状に形成することが必要となる。しかしこ
の場合、その製造工程でのマスク合わせ精度の関
係から次のような制約を生ずる。
このための状況を第４図実施例に示す。この第
４図実施例においても前記第１図および第２図実
施例と同一符号は同一または相当部分を示してお
り、また符号２３は前記電界効果トランジスタの
電流の流れる方向に垂直な方向のドレインの長さ
（ドレイン幅）、２４は同上方向のソースの長さ
（ソース幅）、２５は同上方向のドリフトレイヤー
の長さ（ドリフトレイヤー幅）、２６はマスクず
れした素子分離用のホトレジストマスク、２７は
マスクずれによるゲート長である。
４図実施例においても前記第１図および第２図実
施例と同一符号は同一または相当部分を示してお
り、また符号２３は前記電界効果トランジスタの
電流の流れる方向に垂直な方向のドレインの長さ
（ドレイン幅）、２４は同上方向のソースの長さ
（ソース幅）、２５は同上方向のドリフトレイヤー
の長さ（ドリフトレイヤー幅）、２６はマスクず
れした素子分離用のホトレジストマスク、２７は
マスクずれによるゲート長である。
この第４図実施例において、今、仮にドリフト
レイヤー幅２５がソース幅２４と一致して設計さ
れている場合には、常に発生するマスクずれに伴
い、このマスクずれした素子分離用のホトレジス
トマスク２６のために、ドリフトレイヤー３の端
部がソース領域の端部からはみ出して、このマス
クずれによるゲート長２７が所期のゲート長より
も短くなり、ゲート長の制御ができなくなるおそ
れがある。そこでこの実施例ではソース幅２４よ
りもドリフトレイヤー幅２５を短く設定してこれ
を改善している。また別にドレイン高濃度Ｐ型部
１２の端部での耐圧が低下するから、同Ｐ型部１
２の周辺に低濃度のＰ型を形成しなければならな
い。従つてここでもこの実施例では素子分離用の
ホトレジストマスク１９をドレイン高濃度Ｐ型部
１２の外側に設け、ドリフトレイヤー幅２５より
もドレイン幅２３を短く設定してこれを改善して
いる。すなわち、このようにしてゲート電極２を
直線状に形成し得るのである。
レイヤー幅２５がソース幅２４と一致して設計さ
れている場合には、常に発生するマスクずれに伴
い、このマスクずれした素子分離用のホトレジス
トマスク２６のために、ドリフトレイヤー３の端
部がソース領域の端部からはみ出して、このマス
クずれによるゲート長２７が所期のゲート長より
も短くなり、ゲート長の制御ができなくなるおそ
れがある。そこでこの実施例ではソース幅２４よ
りもドリフトレイヤー幅２５を短く設定してこれ
を改善している。また別にドレイン高濃度Ｐ型部
１２の端部での耐圧が低下するから、同Ｐ型部１
２の周辺に低濃度のＰ型を形成しなければならな
い。従つてここでもこの実施例では素子分離用の
ホトレジストマスク１９をドレイン高濃度Ｐ型部
１２の外側に設け、ドリフトレイヤー幅２５より
もドレイン幅２３を短く設定してこれを改善して
いる。すなわち、このようにしてゲート電極２を
直線状に形成し得るのである。
続いて本発明をCMOS（相補型電界効果トラン
ジスタ）構成の半導体装置に適用した場合につい
て、その一実施例による製造工程を第２図ａない
しｅに示す。この実施例においては、特に本発明
を適用するCMOS構成の半導体装置の製造工程
数が、通常すなわち高耐圧トランジスタを含まな
いCMOS構成の半導体装置の製造工程数と同一
であつて、その工程を何等変更せずに実施可能で
あることをあらわしている。
ジスタ）構成の半導体装置に適用した場合につい
て、その一実施例による製造工程を第２図ａない
しｅに示す。この実施例においては、特に本発明
を適用するCMOS構成の半導体装置の製造工程
数が、通常すなわち高耐圧トランジスタを含まな
いCMOS構成の半導体装置の製造工程数と同一
であつて、その工程を何等変更せずに実施可能で
あることをあらわしている。
この第２図実施例においても前記第１図実施例
と同一符号は同一または相当部分を示している。
この実施例では、まずＰ型基板５に500Å程度の
酸化シリコン膜を成長させ、その高耐圧トランジ
スタ該当部分に対し、ホトレジストマスクを用い
て1012／cm2程度の密度のリンをイオン注入させ、
かつレジスト除去後に熱拡散して基板５よりも高
濃度のＮ型のタブ６を形成し、また残りの酸化シ
リコン膜を除去する（第２図ａ）。ついで前記基
板５上に500Å程度の酸化シリコン膜１６、さら
に窒化シリコン膜１７を順次に形成してから、ホ
トレジストマスク１８を用いて素子分離用および
ドリフトレイヤー用の選択酸化膜（SOP）７形
成領域部分に該当する窒化シリコン膜１７を選択
的に除去する（第２図ｂ）。次に素子分離用のホ
トレジストマスク１９を用いて、Ｎ型電界効果ト
ランジスタ形成部としての素子分離用低濃度Ｐ型
部８およびドリフトレイヤー低濃度Ｐ型部９にそ
れぞれ同時に素子分離用のボロン注入２０を行な
う（第２図Ｃ）。続いて前記各ホトレジストマス
ク１８，１９を除去したのち、酸素またはH2O
を熱拡散して窒化シリコン膜１７のない領域に選
択酸化膜（SOP）７を形成するが、このとき同
時に素子分離用の（SOP）とドリフトレイヤー
の（SOP）も形成される（第２図ｄ）。さらに窒
化シリコン膜１７を除去し、かつチヤンネル注入
を行なつたのち、酸化シリコン膜１６を除去して
ゲート酸化膜１０を形成し、以後、Ｎ型トランジ
スタのソース，ドレインのイオン注入工程を除い
て前記従来例と同一の工程により、高耐圧トラン
ジスタを含んだ半導体装置を構成するのである
（第２図ｅ）。なお、図中１４はＮ型電界効果トラ
ンジスタである。
と同一符号は同一または相当部分を示している。
この実施例では、まずＰ型基板５に500Å程度の
酸化シリコン膜を成長させ、その高耐圧トランジ
スタ該当部分に対し、ホトレジストマスクを用い
て1012／cm2程度の密度のリンをイオン注入させ、
かつレジスト除去後に熱拡散して基板５よりも高
濃度のＮ型のタブ６を形成し、また残りの酸化シ
リコン膜を除去する（第２図ａ）。ついで前記基
板５上に500Å程度の酸化シリコン膜１６、さら
に窒化シリコン膜１７を順次に形成してから、ホ
トレジストマスク１８を用いて素子分離用および
ドリフトレイヤー用の選択酸化膜（SOP）７形
成領域部分に該当する窒化シリコン膜１７を選択
的に除去する（第２図ｂ）。次に素子分離用のホ
トレジストマスク１９を用いて、Ｎ型電界効果ト
ランジスタ形成部としての素子分離用低濃度Ｐ型
部８およびドリフトレイヤー低濃度Ｐ型部９にそ
れぞれ同時に素子分離用のボロン注入２０を行な
う（第２図Ｃ）。続いて前記各ホトレジストマス
ク１８，１９を除去したのち、酸素またはH2O
を熱拡散して窒化シリコン膜１７のない領域に選
択酸化膜（SOP）７を形成するが、このとき同
時に素子分離用の（SOP）とドリフトレイヤー
の（SOP）も形成される（第２図ｄ）。さらに窒
化シリコン膜１７を除去し、かつチヤンネル注入
を行なつたのち、酸化シリコン膜１６を除去して
ゲート酸化膜１０を形成し、以後、Ｎ型トランジ
スタのソース，ドレインのイオン注入工程を除い
て前記従来例と同一の工程により、高耐圧トラン
ジスタを含んだ半導体装置を構成するのである
（第２図ｅ）。なお、図中１４はＮ型電界効果トラ
ンジスタである。
すなわち、このようにして第２図実施例では、
素子分離用の低濃度Ｐ型部８および選択酸化膜
（SOP）７と、ドリフトレイヤーの低濃度Ｐ型部
９および選択酸化膜（SOP）７とは、これをそ
れぞれに同一工程により形成するために、工程数
を何等増加させずに高集積、高性能の高耐圧Ｐ型
トランジスタを含むCMOS構成の半導体装置を、
通常のこれを含まないCMOS構成の半導体装置
と同一工程で製造することができるのある。
素子分離用の低濃度Ｐ型部８および選択酸化膜
（SOP）７と、ドリフトレイヤーの低濃度Ｐ型部
９および選択酸化膜（SOP）７とは、これをそ
れぞれに同一工程により形成するために、工程数
を何等増加させずに高集積、高性能の高耐圧Ｐ型
トランジスタを含むCMOS構成の半導体装置を、
通常のこれを含まないCMOS構成の半導体装置
と同一工程で製造することができるのある。
またここで、このように素子分離用の低濃度Ｐ
型部８とドリフトレイヤーの低濃度Ｐ型部９とを
同一工程で同時に形成できる理由の一つは、ドリ
フトレイヤーの低濃度Ｐ型部９の不純物濃度が、
素子分離用の低濃度Ｐ型部８の不純物濃度にほぼ
等しいときに最適の性能を発揮できるからであ
る。その実験データとして、ドリフトレイヤーの
低濃度Ｐ型部９形成のためのボロン注入量変えた
ときのトランジスタ特性曲線の変化を第３図ａな
いしｃに示してある。そしてこのときの条件とし
ては前記第２図ｅ中に示されているドリフト長２
１が4μm、ゲート長２２が同様に4μm、ゲート幅
が100μm、ゲート酸化膜１０の厚みが600Åで、
ボロン注入量は、第３図ａが3.5×1013／cm2、同
図ｂが5.0×101O／cm2、同図ｃが8.0×1013／cm2で
ある。
型部８とドリフトレイヤーの低濃度Ｐ型部９とを
同一工程で同時に形成できる理由の一つは、ドリ
フトレイヤーの低濃度Ｐ型部９の不純物濃度が、
素子分離用の低濃度Ｐ型部８の不純物濃度にほぼ
等しいときに最適の性能を発揮できるからであ
る。その実験データとして、ドリフトレイヤーの
低濃度Ｐ型部９形成のためのボロン注入量変えた
ときのトランジスタ特性曲線の変化を第３図ａな
いしｃに示してある。そしてこのときの条件とし
ては前記第２図ｅ中に示されているドリフト長２
１が4μm、ゲート長２２が同様に4μm、ゲート幅
が100μm、ゲート酸化膜１０の厚みが600Åで、
ボロン注入量は、第３図ａが3.5×1013／cm2、同
図ｂが5.0×101O／cm2、同図ｃが8.0×1013／cm2で
ある。
第３図ｃでは、ドレイン電極４とソース電極１
との電位差が40Vを越えるとバイポーラ動作が始
まつて急に電流が増加しており、またこの電位差
が40V以下でもドレイン電流が増加する傾向にあ
る。この傾向は空乏層がドリフトレイヤーの低濃
度Ｐ型部９よりもチヤネル領域の方に多く伸びて
実効ゲート長が短くなつており、従つてこのとき
には高耐圧化のためのドリフトレイヤーの意味が
あまりないことを示している。また第３図ｂのと
きは、ドレイン電極４とソース電極１との電位差
が70V以下、20V以上の間で増加すると、そのド
レイン電流が少し増加する傾向にある。すなわ
ち、チヤネル領域に空乏層が拡がつていることを
示している。さらに第３図ａにおいては、空乏層
が始どドリフトレイヤー方に伸びていることを示
している。
との電位差が40Vを越えるとバイポーラ動作が始
まつて急に電流が増加しており、またこの電位差
が40V以下でもドレイン電流が増加する傾向にあ
る。この傾向は空乏層がドリフトレイヤーの低濃
度Ｐ型部９よりもチヤネル領域の方に多く伸びて
実効ゲート長が短くなつており、従つてこのとき
には高耐圧化のためのドリフトレイヤーの意味が
あまりないことを示している。また第３図ｂのと
きは、ドレイン電極４とソース電極１との電位差
が70V以下、20V以上の間で増加すると、そのド
レイン電流が少し増加する傾向にある。すなわ
ち、チヤネル領域に空乏層が拡がつていることを
示している。さらに第３図ａにおいては、空乏層
が始どドリフトレイヤー方に伸びていることを示
している。
そしてまた第３図ａとｂとにおいては、そのリ
ニア領域の電流値も飽和領域の電流値値も相互に
ほぼ等しく、その特性も最適化されていることか
ら従つてドリフトレイヤーの低濃度Ｐ型部９の形
成のための最適なボロン注入量としては、おおよ
そ3.5〜5.0×1013／cm2を挙げることができ、この
範囲内であれば問題がないと言える。また、一
方、素子分離用の低濃度Ｐ型部８の不純物濃度
は、選択酸化膜（SOP）７上に必然的に形成さ
れるフイールドトランジスタのしきい値と、Ｎ型
高濃度部、素子分離用の低濃度Ｐ型部８間との耐
圧によつて決まり、通常は共に20V前後に設定さ
れる。そしてそのときにこの素子分離用の低濃度
Ｐ型部８を形成するためのボロン注入量は3.5×
1013／cm2前後である。よつてドリフトレイヤーの
低濃度Ｐ型部９を形成するためのボロン注入量
と、素子分離用の低濃度Ｐ型部８を形成するため
のボロン注入とを同一量、すなわち3.5×1013／
cm2に設定できるのである。
ニア領域の電流値も飽和領域の電流値値も相互に
ほぼ等しく、その特性も最適化されていることか
ら従つてドリフトレイヤーの低濃度Ｐ型部９の形
成のための最適なボロン注入量としては、おおよ
そ3.5〜5.0×1013／cm2を挙げることができ、この
範囲内であれば問題がないと言える。また、一
方、素子分離用の低濃度Ｐ型部８の不純物濃度
は、選択酸化膜（SOP）７上に必然的に形成さ
れるフイールドトランジスタのしきい値と、Ｎ型
高濃度部、素子分離用の低濃度Ｐ型部８間との耐
圧によつて決まり、通常は共に20V前後に設定さ
れる。そしてそのときにこの素子分離用の低濃度
Ｐ型部８を形成するためのボロン注入量は3.5×
1013／cm2前後である。よつてドリフトレイヤーの
低濃度Ｐ型部９を形成するためのボロン注入量
と、素子分離用の低濃度Ｐ型部８を形成するため
のボロン注入とを同一量、すなわち3.5×1013／
cm2に設定できるのである。
ところで、前記した本発明を適用するに際して
は次の述べる点に注意する必要がある。すなわ
ち、前記高耐圧電界効果トランジスタにおいて、
ドレイン電極４を外部のパツド部に取り出すため
の配線は、必然的にＮ型タブ６の上部の選択酸化
膜７上を横切ることになり、そして一方、前記ド
レイン電極４の電位は大きく負の方に振れてい
る。従つて前記ドレイン電極４の配線下のＮ型タ
ブ６の表面がＰ型に反転する場合があり、この反
転したＰ型表面を介して、ソース高濃度Ｐ型部１
１またはドレイン高濃度Ｐ型部１２と、Ｐ型シリ
コン基板５または素子分離用低濃度Ｐ型部８とが
短絡する危険性がある。そしてこの欠点を解決す
るためには、ドレイン電極４の配線下のＮ型タブ
６上にチヤネルカツト領域を設ければよい。
は次の述べる点に注意する必要がある。すなわ
ち、前記高耐圧電界効果トランジスタにおいて、
ドレイン電極４を外部のパツド部に取り出すため
の配線は、必然的にＮ型タブ６の上部の選択酸化
膜７上を横切ることになり、そして一方、前記ド
レイン電極４の電位は大きく負の方に振れてい
る。従つて前記ドレイン電極４の配線下のＮ型タ
ブ６の表面がＰ型に反転する場合があり、この反
転したＰ型表面を介して、ソース高濃度Ｐ型部１
１またはドレイン高濃度Ｐ型部１２と、Ｐ型シリ
コン基板５または素子分離用低濃度Ｐ型部８とが
短絡する危険性がある。そしてこの欠点を解決す
るためには、ドレイン電極４の配線下のＮ型タブ
６上にチヤネルカツト領域を設ければよい。
このための実施例を第５図に示す。この第５図
実施例においても前記第１図、第２図および第４
図実施例と同一符号は同一または相当部分を示し
ており、また符号１３はチヤネルカツト用高濃度
Ｎ型部である。
実施例においても前記第１図、第２図および第４
図実施例と同一符号は同一または相当部分を示し
ており、また符号１３はチヤネルカツト用高濃度
Ｎ型部である。
すなわち、この第５図実施例において、チヤネ
ルカツト用高濃度Ｎ型部１３はドレイン電極４の
配線下を横切るようにＮ型タブ６上に形成されて
おり、従つてこのドレイン電極４が大きく負にな
つた場合、ドレイン高濃度Ｐ型部１２またはソー
ス高濃度Ｐ型部１１と、チヤネルカツト用高濃度
Ｎ型部１３と、Ｎ型タブ６と、素子分離用低濃度
Ｐ型部８またはＰ型シリコン基板５とのそれぞれ
の上を順に横切るドレイン電極４の配線により、
Ｎ型タブ６の表面がＰ型に反転することがあつて
も、チヤネルカツト用高濃度Ｎ型部１３の表面不
純物濃度が高くてこれがＰ型に反転するようなこ
とはなく、このようにドレイン電極４の配線下で
Ｐ型が連続されていないために、ドレイン高濃度
Ｐ型部１２またはソース高濃度Ｐ型部１１と、素
子分離用濃度Ｐ型部８またはＰ型シリコン基板５
とが短絡するおそれを完全に除去できるのであ
る。
ルカツト用高濃度Ｎ型部１３はドレイン電極４の
配線下を横切るようにＮ型タブ６上に形成されて
おり、従つてこのドレイン電極４が大きく負にな
つた場合、ドレイン高濃度Ｐ型部１２またはソー
ス高濃度Ｐ型部１１と、チヤネルカツト用高濃度
Ｎ型部１３と、Ｎ型タブ６と、素子分離用低濃度
Ｐ型部８またはＰ型シリコン基板５とのそれぞれ
の上を順に横切るドレイン電極４の配線により、
Ｎ型タブ６の表面がＰ型に反転することがあつて
も、チヤネルカツト用高濃度Ｎ型部１３の表面不
純物濃度が高くてこれがＰ型に反転するようなこ
とはなく、このようにドレイン電極４の配線下で
Ｐ型が連続されていないために、ドレイン高濃度
Ｐ型部１２またはソース高濃度Ｐ型部１１と、素
子分離用濃度Ｐ型部８またはＰ型シリコン基板５
とが短絡するおそれを完全に除去できるのであ
る。
なお、前記実施例では、Ｐ型のシリコン基板を
用いたが、Ｎ型のシリコン基板を用い、これにＰ
型のタブを設けて、Ｎ型の高耐圧電界効果トラン
ジスタを含む半導体装置を構成させても、またＰ
型シリコン基板全面にＮ型タブ、あるいはＮ型シ
リコン基板全面にＰ型を設けても、それぞれに同
様の効果を奏し得ることは勿論である。
用いたが、Ｎ型のシリコン基板を用い、これにＰ
型のタブを設けて、Ｎ型の高耐圧電界効果トラン
ジスタを含む半導体装置を構成させても、またＰ
型シリコン基板全面にＮ型タブ、あるいはＮ型シ
リコン基板全面にＰ型を設けても、それぞれに同
様の効果を奏し得ることは勿論である。
以上説明したように本発明は、高耐圧電界効果
トランジスタのゲート電極を直線状に形成してい
るので、その小形化に有利である。
トランジスタのゲート電極を直線状に形成してい
るので、その小形化に有利である。
さらに、ソース領域の幅をドリフト領域の幅よ
りも広くしたことにより、マスクずれが発生して
もドレイン領域の端部がソース領域の端部からは
み出すこともなく、ゲート長の制御が不能になる
ことがなくなる。
りも広くしたことにより、マスクずれが発生して
もドレイン領域の端部がソース領域の端部からは
み出すこともなく、ゲート長の制御が不能になる
ことがなくなる。
また、素子分離用のドリフト領域および選択酸
化膜と、高耐圧電界効果トランジスタのドリフト
領域および選択酸化膜とを同一工程で形成すれ
ば、従来構成のCMOS半導体装置に対してもそ
の製造工程を何等変更もしくは増加させずに適用
することが可能である。
化膜と、高耐圧電界効果トランジスタのドリフト
領域および選択酸化膜とを同一工程で形成すれ
ば、従来構成のCMOS半導体装置に対してもそ
の製造工程を何等変更もしくは増加させずに適用
することが可能である。
第１図は本発明の一実施例による半導体装置の
概要構成を示す断面図、第２図ａないしｅは本発
明の一実施例をMOS構成の半導体装置に適用す
る場合の製造工程を順次に示すそれぞれ断面図、
第３図ａないしｃは第１図のトランジスタのドリ
フトレイヤーの低濃度Ｐ型部の不純物濃度を変更
した場合のそれぞれ特性図、第４図は平面図、第
５図は他の実施例による第１図の半導体装置の概
要構成を示す断面図、第６図は従来例による高耐
圧電界効果トランジスタを含む半導体装置の概要
を示す断面図である。 １……ソース電極、２……ゲート電極、３……
ドリフトレイヤー、４……ドレイン電極、５……
Ｐ型シリコン基板、６……Ｎ型タブ、７……選択
酸化膜（SOP）、８……素子分離用低濃度Ｐ型
部、９……ドリフトレイヤー低濃度Ｐ型部、１０
……ゲート酸化膜、１１……ソース高濃度Ｐ型
部、１２……ドレイン高濃度Ｐ型部、１３……チ
ヤネルカツト用高濃度Ｎ型部、１４……Ｎ型電界
効果トランジスタ、１６……酸化シリコン膜、１
７……窒化シリコン膜、１８……ホトレジストマ
スク、１９……素子分離用ホトレジストマスク。
概要構成を示す断面図、第２図ａないしｅは本発
明の一実施例をMOS構成の半導体装置に適用す
る場合の製造工程を順次に示すそれぞれ断面図、
第３図ａないしｃは第１図のトランジスタのドリ
フトレイヤーの低濃度Ｐ型部の不純物濃度を変更
した場合のそれぞれ特性図、第４図は平面図、第
５図は他の実施例による第１図の半導体装置の概
要構成を示す断面図、第６図は従来例による高耐
圧電界効果トランジスタを含む半導体装置の概要
を示す断面図である。 １……ソース電極、２……ゲート電極、３……
ドリフトレイヤー、４……ドレイン電極、５……
Ｐ型シリコン基板、６……Ｎ型タブ、７……選択
酸化膜（SOP）、８……素子分離用低濃度Ｐ型
部、９……ドリフトレイヤー低濃度Ｐ型部、１０
……ゲート酸化膜、１１……ソース高濃度Ｐ型
部、１２……ドレイン高濃度Ｐ型部、１３……チ
ヤネルカツト用高濃度Ｎ型部、１４……Ｎ型電界
効果トランジスタ、１６……酸化シリコン膜、１
７……窒化シリコン膜、１８……ホトレジストマ
スク、１９……素子分離用ホトレジストマスク。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板の主面に形成されたドレイン領域
および選択酸化膜と、 前記ドレイン領域と同一導電形で不純物濃度が
低く、前記ドレイン領域と一端が接していると共
に前記選択酸化膜の下に存在するドリフト領域
と、 このドリフト領域の他端と一端が接したチヤネ
ル領域の他端に接して形成され、前記ドリフト領
域の幅より広い幅を有した、前記ドレイン領域と
同一導電形のソース領域と、 前記チヤネル領域上に形成されたゲート酸化膜
上および前記選択酸化膜の他端部上に延在して形
成されたゲート電極とを 備えたことを特徴とする半導体装置。 ２ ドレイン領域の幅をドリフト領域の幅より狭
くしたことを特徴とする特許請求の範囲第１項記
載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2030087A JPH03214674A (ja) | 1990-02-09 | 1990-02-09 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2030087A JPH03214674A (ja) | 1990-02-09 | 1990-02-09 | 半導体装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58156691A Division JPS6047456A (ja) | 1983-08-26 | 1983-08-26 | 半導体装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6269324A Division JP2554993B2 (ja) | 1994-11-02 | 1994-11-02 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03214674A JPH03214674A (ja) | 1991-09-19 |
| JPH0584068B2 true JPH0584068B2 (ja) | 1993-11-30 |
Family
ID=12294011
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2030087A Granted JPH03214674A (ja) | 1990-02-09 | 1990-02-09 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03214674A (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52131483A (en) * | 1976-04-28 | 1977-11-04 | Hitachi Ltd | Mis-type semiconductor device |
-
1990
- 1990-02-09 JP JP2030087A patent/JPH03214674A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03214674A (ja) | 1991-09-19 |
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