JPS6047464A - 絶縁ゲ−ト型トランジスタ - Google Patents
絶縁ゲ−ト型トランジスタInfo
- Publication number
- JPS6047464A JPS6047464A JP58154953A JP15495383A JPS6047464A JP S6047464 A JPS6047464 A JP S6047464A JP 58154953 A JP58154953 A JP 58154953A JP 15495383 A JP15495383 A JP 15495383A JP S6047464 A JPS6047464 A JP S6047464A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- drain
- gate
- substrate
- layers
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/601—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs
- H10D30/605—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs having significant overlap between the lightly-doped extensions and the gate electrode
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/601—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs
- H10D30/608—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs having non-planar bodies, e.g. having recessed gate electrodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
- H10D64/311—Gate electrodes for field-effect devices
- H10D64/411—Gate electrodes for field-effect devices for FETs
- H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
- H10D64/514—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the insulating layers
- H10D64/516—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the insulating layers the thicknesses being non-uniform
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本技術はゲート・ドレイン問答量、短チヤネル効果及び
ホットエレクトロン効果の少ない微細素子絶縁ゲート型
トランジスタに関するものである。
ホットエレクトロン効果の少ない微細素子絶縁ゲート型
トランジスタに関するものである。
従来、絶縁ゲート型トランジスタには、ゲート・ドレイ
ン間の容量発生チャネル長に伴ないしきい値が低下する
短チヤネル効果、及びドレイン近傍の強電界でホットエ
レクトロンが生ずるという問題がある。
ン間の容量発生チャネル長に伴ないしきい値が低下する
短チヤネル効果、及びドレイン近傍の強電界でホットエ
レクトロンが生ずるという問題がある。
本発明は、寄生容量、短チヤネル効果及びホットエレク
トロンを防止する構造を提供する。
トロンを防止する構造を提供する。
本発明は基板上ｌこ逆導電型の低濃度層、高濃度層を有
し、この積層体の溝に絶縁ゲートを埋込んだものである
。
し、この積層体の溝に絶縁ゲートを埋込んだものである
。
かかる構造によれば、寄生容、）ヨが少なく、短チヤネ
ル効果が防止されホットエレクトロンのう、５生が少な
い高速、高信頼性のＭＯＳＦＥＴが得られる。
ル効果が防止されホットエレクトロンのう、５生が少な
い高速、高信頼性のＭＯＳＦＥＴが得られる。
本発明による絶縁ゲート型１−ランリスタの桁造断面図
を〔第１図〕に示す。すなわち、ｌは例えばＩ）Ｗシリ
コン基板、２及び２′はｎ及びｎ−ＩＪ、のソース領域
、３及び３′はｎ＋及びｎ−型のドレイン領域、４．４
′はゲート絶縁膜そして、５は多結晶シリコンゲート電
極のそれぞれから成るＮチャネルのＵ型絶縁ゲートトラ
ンジスタ（以下ＵＭＯ３ＦＥＴ と呼ぶ）である。
を〔第１図〕に示す。すなわち、ｌは例えばＩ）Ｗシリ
コン基板、２及び２′はｎ及びｎ−ＩＪ、のソース領域
、３及び３′はｎ＋及びｎ−型のドレイン領域、４．４
′はゲート絶縁膜そして、５は多結晶シリコンゲート電
極のそれぞれから成るＮチャネルのＵ型絶縁ゲートトラ
ンジスタ（以下ＵＭＯ３ＦＥＴ と呼ぶ）である。
本技術のも徴は０ＭＯ８ＦＥＴのソースあるいはドレイ
ンに高濃度（２と３）と低濃度（２′と３′）の２種類
の不純物Ｑ度領域を設け、更にｎ＋のソース２とゲート
電極及びｎのドレイン３とゲート電極間に厚い絶縁層４
′を設けた構造にあり、この結果、短チヤネル効果によ
るしきい値変化が少なく、かつ、ドレイン近傍の高電界
によるホットエレクトロンの発生が少ない高信頼性のＭ
Ｏ８ＦＥＴ特性が得られ共にＭＯ８ＬＳＩの高速化が図
れるところにある。
ンに高濃度（２と３）と低濃度（２′と３′）の２種類
の不純物Ｑ度領域を設け、更にｎ＋のソース２とゲート
電極及びｎのドレイン３とゲート電極間に厚い絶縁層４
′を設けた構造にあり、この結果、短チヤネル効果によ
るしきい値変化が少なく、かつ、ドレイン近傍の高電界
によるホットエレクトロンの発生が少ない高信頼性のＭ
Ｏ８ＦＥＴ特性が得られ共にＭＯ８ＬＳＩの高速化が図
れるところにある。
第１図に示す如く、０ＭＯ８ＦＥＴはソース及びドレイ
ンの接合部がゲート絶縁膜４とシリコン基板１との界面
とほぼ一致あるいは上方部に位置していることから接合
深さｘｊが等制約に零あるＧ）は負の値をもつことにな
り、〔第２図〕に示す様なＭＯＳ ＦＥ Ｔのしきい値
電圧のチャネル長依存度が図中点線で示す理想的なもの
（ａ）に近づく。（ｂ）は従来例である。また。本技術
によるＵＭＯ８ＦＩＧＴすなわち〔第１図の（１４造に
おいて、ドレイン接合部の不純物濃度分布ｎ−ｎ−ｐの
様に構成することによりドレイン近傍の空乏層が、より
ドレイン領域に伸びやす（なる。従って従来、ドレイン
近傍に集中していた高電界が本技術ヲ適用することによ
って、小さくなる。すなわち、ソース・ドレイン間を流
れるキャリアの衝突によって生ずる。
ンの接合部がゲート絶縁膜４とシリコン基板１との界面
とほぼ一致あるいは上方部に位置していることから接合
深さｘｊが等制約に零あるＧ）は負の値をもつことにな
り、〔第２図〕に示す様なＭＯＳ ＦＥ Ｔのしきい値
電圧のチャネル長依存度が図中点線で示す理想的なもの
（ａ）に近づく。（ｂ）は従来例である。また。本技術
によるＵＭＯ８ＦＩＧＴすなわち〔第１図の（１４造に
おいて、ドレイン接合部の不純物濃度分布ｎ−ｎ−ｐの
様に構成することによりドレイン近傍の空乏層が、より
ドレイン領域に伸びやす（なる。従って従来、ドレイン
近傍に集中していた高電界が本技術ヲ適用することによ
って、小さくなる。すなわち、ソース・ドレイン間を流
れるキャリアの衝突によって生ずる。
いわゆる、ホットエレクトロンによる基板電流。
及び、基板からゲート絶縁膜への注文電流が減少する。
更に、絶縁層４′を設けることによりソース・ゲート間
及びドレイン・ゲート間の容（よ及びｎ’−（２′と３
′）領域により拡散層容積が低減する。
及びドレイン・ゲート間の容（よ及びｎ’−（２′と３
′）領域により拡散層容積が低減する。
この様に、微結素子ＭＯ８ＦＥＴにおいて、短チヤネル
効果が少なく、かつ、ホットエレクトロンによる基板電
流、及び、ゲート′岨流の少ない、高速性、高信頼性に
ｇ！ｎた素子特性が得られる。
効果が少なく、かつ、ホットエレクトロンによる基板電
流、及び、ゲート′岨流の少ない、高速性、高信頼性に
ｇ！ｎた素子特性が得られる。
ｎ一層（２′と３ ’） 、 ｎ十層（２と３）はＰ基
板１上に順次エピタキシャル成長するものであってもよ
いし、Ｐ基板表面からイオン注入を行なって形成しても
よい。
板１上に順次エピタキシャル成長するものであってもよ
いし、Ｐ基板表面からイオン注入を行なって形成しても
よい。
第１図は本発明の断面図、第２図は特性図である。
代理人弁理士 則 近 憲 佑（他１名）第 １ 図
第２図
Claims (1)
- 一導電型半導体基板上に逆導電型の低濃度不純物子導体
層、高濃度不純物半導体層がこの順に積層された構造を
有し、かかる積層構造の不純物半導体層が選択的に除去
された構造の溝部を有し、この溝部に絶縁ゲートが埋込
まれ、かつこのゲート側壁の絶縁膜は、前記高濃度不純
物半導体層の溝幅を犬とすることにより高濃度不純物半
導体層領域において低濃度不純物半導体層領域における
よりも厚（され、前記絶縁ゲートにより離隔された不純
物半導体層を夫々ソース、ドレインとした絶縁ゲート型
トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58154953A JPS6047464A (ja) | 1983-08-26 | 1983-08-26 | 絶縁ゲ−ト型トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58154953A JPS6047464A (ja) | 1983-08-26 | 1983-08-26 | 絶縁ゲ−ト型トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6047464A true JPS6047464A (ja) | 1985-03-14 |
Family
ID=15595519
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58154953A Pending JPS6047464A (ja) | 1983-08-26 | 1983-08-26 | 絶縁ゲ−ト型トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6047464A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63229858A (ja) * | 1987-03-19 | 1988-09-26 | Nec Corp | 半導体装置の製造方法 |
| JPH05109758A (ja) * | 1991-05-15 | 1993-04-30 | Gold Star Electron Co Ltd | Ｍｏｓｆｅｔの製造方法 |
| US5658805A (en) * | 1991-06-28 | 1997-08-19 | U.S. Philips Corporation | Method of fabricating thin-film transistors |
-
1983
- 1983-08-26 JP JP58154953A patent/JPS6047464A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63229858A (ja) * | 1987-03-19 | 1988-09-26 | Nec Corp | 半導体装置の製造方法 |
| JPH05109758A (ja) * | 1991-05-15 | 1993-04-30 | Gold Star Electron Co Ltd | Ｍｏｓｆｅｔの製造方法 |
| US5658805A (en) * | 1991-06-28 | 1997-08-19 | U.S. Philips Corporation | Method of fabricating thin-film transistors |
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