JPH03205832A - 絶縁ゲート形半導体装置とその製造方法 - Google Patents
絶縁ゲート形半導体装置とその製造方法Info
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- JPH03205832A JPH03205832A JP2000559A JP55990A JPH03205832A JP H03205832 A JPH03205832 A JP H03205832A JP 2000559 A JP2000559 A JP 2000559A JP 55990 A JP55990 A JP 55990A JP H03205832 A JPH03205832 A JP H03205832A
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
- H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
- H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]
- H10D62/108—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] having localised breakdown regions, e.g. built-in avalanching regions
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- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
- H10D62/149—Source or drain regions of field-effect devices
- H10D62/151—Source or drain regions of field-effect devices of IGFETs
- H10D62/156—Drain regions of DMOS transistors
- H10D62/157—Impurity concentrations or distributions
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は絶縁ゲート形半導体装置とその製造方法に係り
，特にスイッチング電源等のＬ負荷回路に好適な破壊耐
量を向上した縦形バソーＭＯＳＦＥＴに関丁るものであ
る。
，特にスイッチング電源等のＬ負荷回路に好適な破壊耐
量を向上した縦形バソーＭＯＳＦＥＴに関丁るものであ
る。
パワーＭＯＳＦＥＴの最も通常タイプとしてシリコンゲ
ートなＶスクに二重拡散によりチャネル長を自己整合的
に形威した縦形ＭＯＳＦＥＴがある。この縦形ＭＯＳＦ
ＥＴは第９図に示すようにたとえばｎ型シリコン基板１
をドレインとし、その表面にｐ型ウェル３を形成し，ウ
ェル表面の一部にｎ＋型ンース５を形成し、基板の上に
絶縁ゲート電優６を設けてゲート電極直下のソースドレ
イン間ｐ層表面をチャネル領域４とするものである。
ートなＶスクに二重拡散によりチャネル長を自己整合的
に形威した縦形ＭＯＳＦＥＴがある。この縦形ＭＯＳＦ
ＥＴは第９図に示すようにたとえばｎ型シリコン基板１
をドレインとし、その表面にｐ型ウェル３を形成し，ウ
ェル表面の一部にｎ＋型ンース５を形成し、基板の上に
絶縁ゲート電優６を設けてゲート電極直下のソースドレ
イン間ｐ層表面をチャネル領域４とするものである。
このよった縦杉パワーＭＯＳＦＥＴは、負荷がコイル（
配Ｈ）であることにより、必ずＬ負荷で実装される場合
が多い。特にスイッチング電源に使用丁る場合，第１０
図に示すように誘導起電力Ｅが生じてパワーＭＯＳＦＥ
ＴＱに大きい負荷がかかり、ＭＯＳ素子が破壊される（
プレークダウン）ｊる現象がある。このブレークダウン
はベースの深さ、ウェルの深さあるいは素子の形成され
たエビタキシャル層により影響する。
配Ｈ）であることにより、必ずＬ負荷で実装される場合
が多い。特にスイッチング電源に使用丁る場合，第１０
図に示すように誘導起電力Ｅが生じてパワーＭＯＳＦＥ
ＴＱに大きい負荷がかかり、ＭＯＳ素子が破壊される（
プレークダウン）ｊる現象がある。このブレークダウン
はベースの深さ、ウェルの深さあるいは素子の形成され
たエビタキシャル層により影響する。
このような縦形バワーＭＯＳＦＥＴにおげるＬ負荷耐量
の向上を図るためには、第９図を参照し，素子の降伏す
る場所（接合部）をチャネル領域４直下のＡ，Ｂ点から
ウェルの底部に近いＣ，Ｄ点に移丁ことである。たとえ
ば特開昭５９−１３２６７１等にも記載されて（・るよ
うに、ｐウェル層（全体）の濃度を高くする方法や，ｎ
チャネルＭＯＳ素子ではｎ＋眉（ソース）の直下部分を
ウェル層（ｐウェル）に近づける方法，ある（・はチャ
ネル層の一部に高濃度ｐ＋層を設げる方法が提案されて
いる。
の向上を図るためには、第９図を参照し，素子の降伏す
る場所（接合部）をチャネル領域４直下のＡ，Ｂ点から
ウェルの底部に近いＣ，Ｄ点に移丁ことである。たとえ
ば特開昭５９−１３２６７１等にも記載されて（・るよ
うに、ｐウェル層（全体）の濃度を高くする方法や，ｎ
チャネルＭＯＳ素子ではｎ＋眉（ソース）の直下部分を
ウェル層（ｐウェル）に近づける方法，ある（・はチャ
ネル層の一部に高濃度ｐ＋層を設げる方法が提案されて
いる。
上記した従来技術において，ｐウェル濃度を上げた場合
、隣接するセルとの接合間隔が挾くなり，オン抵抗の増
大を招くことで好ましくな（・。
、隣接するセルとの接合間隔が挾くなり，オン抵抗の増
大を招くことで好ましくな（・。
又、サブ層（ｎ基板）をウェルｐ層に近づけるというこ
とはエビタキシャル層（ｎ一層）の厚さが少なくなるこ
とになり、ドレイン・ソース間耐圧が小となり，ある耐
圧以上への素子の適用はできｆｘ ＜ ｆｘる。
とはエビタキシャル層（ｎ一層）の厚さが少なくなるこ
とになり、ドレイン・ソース間耐圧が小となり，ある耐
圧以上への素子の適用はできｆｘ ＜ ｆｘる。
又、ｐ＋層をソース直下に設ける方法は、チャネルｐ一
層の濃度に影響することになり、ＭＯＳ特性が変ってく
る。
層の濃度に影響することになり、ＭＯＳ特性が変ってく
る。
上記のいずれの技術についても、降伏により、寄生バイ
ボーラトランジスタを動作させることでＭＯＳ素子を破
壊させるおそれがある。
ボーラトランジスタを動作させることでＭＯＳ素子を破
壊させるおそれがある。
本発明は上記の点にかんがみてたされたものであり、そ
の目的は、降伏電流による素子破壊を防止し、Ｌ負荷耐
量を向上させる縦形バフ−ＭＯＳＦＥＴを提供すること
にある。
の目的は、降伏電流による素子破壊を防止し、Ｌ負荷耐
量を向上させる縦形バフ−ＭＯＳＦＥＴを提供すること
にある。
上記目的を達戒するために本発明による縦形ＭＯＳＦＥ
Ｔはウェル層の底部に基板と同じ導電型でより高濃度の
量を埋設することによりゲート近くで降伏が起る以前に
ウェル層底部で降伏が起るように構成するものである。
Ｔはウェル層の底部に基板と同じ導電型でより高濃度の
量を埋設することによりゲート近くで降伏が起る以前に
ウェル層底部で降伏が起るように構成するものである。
ウェル層底部に基板と同じ導電型の高濃度埋込層を設げ
ることにより，降伏電流はウェル層底部を起点として流
れるようになるために寄生パイボーラトランジスタが動
作することなく、破壊耐量向上が図られる。
ることにより，降伏電流はウェル層底部を起点として流
れるようになるために寄生パイボーラトランジスタが動
作することなく、破壊耐量向上が図られる。
ウェル底部の降伏は底部接合近傍の基板濃度を不純物イ
オン打込法により局所的に高めて，電界強度を高めるこ
とにより達成できる。
オン打込法により局所的に高めて，電界強度を高めるこ
とにより達成できる。
以下、本発明を適用したー実施例について図面を参照し
説明する。
説明する。
第１図は本発明の一実施例であるｎチャネル縦形パワー
ＭＯＳＦＥＴの１セルの模型断面図である。
ＭＯＳＦＥＴの１セルの模型断面図である。
１はｎ一半導体基板（エビタキシャルＳｉ基板）でドレ
イン部となる。２はドレインｉｌＥｆｆｌ取出しｎ＋層
である。
イン部となる。２はドレインｉｌＥｆｆｌ取出しｎ＋層
である。
３はｐウェル層であってその周辺表面部４はチャネル領
域として使用される。
域として使用される。
５はソースとなるｎ＋領域である。
６は絶縁ゲート（多結晶シリコン）電砺である。
７はｎ埋込層でｐウェル層３底部とｎ一基板ｌとの間に
埋め込まれ基板１よりも高濃度に不純物がドープされて
いる。
埋め込まれ基板１よりも高濃度に不純物がドープされて
いる。
第２図は第１図のＡ−Ａ断面における不純物濃度プロフ
ァイルを示している。
ァイルを示している。
同図のようにｎ埋込層７の濃度をエビタキシャル層であ
るｎ一基板１のそれより高めることで電界を高め、ｐウ
ェル層とｎ一基板の他の接合部よりもプレークダウン（
降伏）が起りやすくするものである。
るｎ一基板１のそれより高めることで電界を高め、ｐウ
ェル層とｎ一基板の他の接合部よりもプレークダウン（
降伏）が起りやすくするものである。
第３図は太き（・負荷がかかった場合の降伏電流（太し
・矢印で示す）の流れる形態を示す。
・矢印で示す）の流れる形態を示す。
すなわち，通常は周辺表面に近（・接合部Ａ点，Ｂ点で
降伏が起るような場合、ｎ＋層５直下を降伏電流ＩＡが
流れてｎ ＋ ｐ ＋ ｎ寄生バイボーラトランジスタ
が動作して破壊してしまう。しかし、ｎ埋込層７の存在
することによってｎ埋込層７の界面のＣ点を起点とした
降伏電流ＩＢによれば素子を破壊に至らせることはない
。
降伏が起るような場合、ｎ＋層５直下を降伏電流ＩＡが
流れてｎ ＋ ｐ ＋ ｎ寄生バイボーラトランジスタ
が動作して破壊してしまう。しかし、ｎ埋込層７の存在
することによってｎ埋込層７の界面のＣ点を起点とした
降伏電流ＩＢによれば素子を破壊に至らせることはない
。
第４図は本発明の他の一実施例を示すものであり、ｎチ
ャネル縦形Ｍ０８ＦＥＴの１セルの縦断面図である。こ
のＭＯＳ素子はｐウェル３の周辺に接してこれにより低
濃度のｐ一層８を設げてチャネル領域としたものである
。
ャネル縦形Ｍ０８ＦＥＴの１セルの縦断面図である。こ
のＭＯＳ素子はｐウェル３の周辺に接してこれにより低
濃度のｐ一層８を設げてチャネル領域としたものである
。
この例において、ｐウェルの底部にｎ埋込層７を設げる
ことにより降伏電流を制御することができるとともに、
ｐウェル層３自体の濃度を比較的に高くすることができ
，ｎ一基板１の濃度が高いときに耐圧的に有利である。
ことにより降伏電流を制御することができるとともに、
ｐウェル層３自体の濃度を比較的に高くすることができ
，ｎ一基板１の濃度が高いときに耐圧的に有利である。
第５図乃至第８図は本発明による縦形ＭＯＳＦＥＴの製
造方法の実施例を示す一部工程断面図である。
造方法の実施例を示す一部工程断面図である。
以下、各工程にそって説明する。
（１） ｎ−ｎ＋基板１，２０表面にマスク材９によ
り＠（・リン等の不純物イオン打込みを行なう。この場
合，不純物濃度は基板のそれよりやや高度とし，かつ，
深い部分に埋め込まれるようにする（第５図）。
り＠（・リン等の不純物イオン打込みを行なう。この場
合，不純物濃度は基板のそれよりやや高度とし，かつ，
深い部分に埋め込まれるようにする（第５図）。
（２）拡散により，基板１の深（・部分にｎ埋込層７を
形成する（第６図）。
形成する（第６図）。
（３）新たに形成したマスク材１０を通してボロン不純
物のイオン打込み、拡散によりｐウェル３を形成する（
第７図）。
物のイオン打込み、拡散によりｐウェル３を形成する（
第７図）。
（４）基板表面上に絶縁膜（Ｓｉｎ，．膜）を介して多
結晶シリコン膜を形成し，これをパターニングして絶縁
ゲート電極６を形成する。このゲート［極をマスクに２
重拡散により、チャネル領域とｒｊるｐ一層８（第４図
を参照）及びソースｎ＋領域５を形成する。最後に表面
を絶縁膜（ ＳｉＯ＊ ） １ １で覆い，ソースｎ＋
層５とｐウェルに同時にコンタクトするスルーホールを
あげ、アルミニウムを蒸着してソース電極１２を形成す
る（第８図）。
結晶シリコン膜を形成し，これをパターニングして絶縁
ゲート電極６を形成する。このゲート［極をマスクに２
重拡散により、チャネル領域とｒｊるｐ一層８（第４図
を参照）及びソースｎ＋領域５を形成する。最後に表面
を絶縁膜（ ＳｉＯ＊ ） １ １で覆い，ソースｎ＋
層５とｐウェルに同時にコンタクトするスルーホールを
あげ、アルミニウムを蒸着してソース電極１２を形成す
る（第８図）。
上記製造方法によれば、ｐウェル底部とｎ一基板との間
に降伏電流制御用のｎ埋込層を容易に形成することがで
き，それ以外に従来の二重拡散による縦形ＭＯＳＦＥＴ
プロセスそのままを利用することができる。
に降伏電流制御用のｎ埋込層を容易に形成することがで
き，それ以外に従来の二重拡散による縦形ＭＯＳＦＥＴ
プロセスそのままを利用することができる。
本発明によればパワーＭＯＳＦＥＴにおいて、降伏電流
が寄生バイボーラトランジスタを動作させない経路をと
り流れることができ、破壊耐量を向上させることができ
る。すなわち、耐正の太きな低下を伴うことｆｘ ＜
Ｌ負荷耐量の向上が期待できる。
が寄生バイボーラトランジスタを動作させない経路をと
り流れることができ、破壊耐量を向上させることができ
る。すなわち、耐正の太きな低下を伴うことｆｘ ＜
Ｌ負荷耐量の向上が期待できる。
また、破壊耐量を高める手段を素子に内在させることが
でき、外付ダイオードがなくてすみ、半導体装置の小形
化が期待できる。
でき、外付ダイオードがなくてすみ、半導体装置の小形
化が期待できる。
第１図は本発明の一実施例のパワーＭＯＳＦＥＴの縦断
面図である。 第２図は第１図のＡ−Ａ断面に対向する不純物濃度分布
図である。 第３図は第１図において降伏電流の流れる態様を示す断
面図である。 第４図は本発明の他の一実施例のパワーＭＯＳＦＥＴの
縦断面図である。 第５図乃至第８図は本発明κよるＭＯＳＦＥＴの製造方
法の一実施例を示す一部工程断面図である。 第９図は従来の縦形ＭＯＳＦＥＴの例を示す断面図であ
る。 第１０図はＭＯＳＦＥＴを用いたスイッチング回路の一
例を示す一部回路図である。 １・・・ｎ一基板（エビタキシャル・シリコン層）、３
・・・ｐウェル，５・・・ソースｎ＋領域、６・・・絶
縁ゲート，７・・・ｎ埋込層，８・・・ｐ−チャネル領
域。
面図である。 第２図は第１図のＡ−Ａ断面に対向する不純物濃度分布
図である。 第３図は第１図において降伏電流の流れる態様を示す断
面図である。 第４図は本発明の他の一実施例のパワーＭＯＳＦＥＴの
縦断面図である。 第５図乃至第８図は本発明κよるＭＯＳＦＥＴの製造方
法の一実施例を示す一部工程断面図である。 第９図は従来の縦形ＭＯＳＦＥＴの例を示す断面図であ
る。 第１０図はＭＯＳＦＥＴを用いたスイッチング回路の一
例を示す一部回路図である。 １・・・ｎ一基板（エビタキシャル・シリコン層）、３
・・・ｐウェル，５・・・ソースｎ＋領域、６・・・絶
縁ゲート，７・・・ｎ埋込層，８・・・ｐ−チャネル領
域。
Claims (1)
- 【特許請求の範囲】 １、一導電型の半導体基板をドレインとし、その表面に
基板と逆の導電型のウェル層を形成し上記ウェル層表面
の一部に基板と同じ導電型の高濃度領域を形成してソー
スとし、基板の上に絶縁ゲート電極を設けてゲート電極
直下のソース・ドレイン間のウェル層表面をチャネル領
域とするとともに、上記ウェル層底部と基板との間に基
板と同じ導電型でより高濃度の埋込層を形成してなるこ
とを特徴とする絶縁ゲート形半導体装置。 ２、一導電型の半導体基板をドレインとし、その表面に
基板と逆の導電型のウェル層を形成し、ウェル層の周辺
に接してこれより低濃度の領域を形成し、ウェル層の表
面の一部に基板と同じ導電型の高濃度領域からなるソー
スを形成し、基板上に絶縁ゲートを設けて、ゲート電極
直下のソース・ドレイン間の上記低濃度領域表面をチャ
ネル領域とするとともに上記ウェル層の底部と基板との
間に基板と同じ導電型でより高い濃度の埋込層を形成し
たことを特徴とする絶縁ゲート形半導体装置。 ３、底面部に高濃度層を有する第１導電型低濃度半導体
基体の表面より深くより高い濃度の第１導電型ウェルを
形成し、第１導電型ウェルの一部にオーバーラップして
基体表面に第２導電型ウェルを形成し、基体上に絶縁ゲ
ートを設け、この絶縁ゲートを利用してチャネル領域の
ための低濃度第２導電型層及びソースのための高濃度第
１導電型層を形成することを特徴とする絶縁ゲート形半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000559A JPH03205832A (ja) | 1990-01-08 | 1990-01-08 | 絶縁ゲート形半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000559A JPH03205832A (ja) | 1990-01-08 | 1990-01-08 | 絶縁ゲート形半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03205832A true JPH03205832A (ja) | 1991-09-09 |
Family
ID=11477082
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000559A Pending JPH03205832A (ja) | 1990-01-08 | 1990-01-08 | 絶縁ゲート形半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03205832A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003101021A (ja) * | 2001-09-20 | 2003-04-04 | Shindengen Electric Mfg Co Ltd | 電界効果トランジスタ及びその製造方法 |
| JP2006511961A (ja) * | 2002-12-20 | 2006-04-06 | クリー インコーポレイテッド | 縦型ｊｆｅｔ制限型シリコンカーバイドパワー金属酸化膜半導体電界効果トランジスタおよび縦型ｊｆｅｔ制限型シリコンカーバイド金属酸化膜半導体電界効果トランジスタを製造する方法 |
| JP2007081436A (ja) * | 1996-10-18 | 2007-03-29 | Hitachi Ltd | 半導体装置及びそれを使った電力変換装置 |
| EP1895595A2 (en) | 1996-10-18 | 2008-03-05 | Hitachi, Ltd. | Semiconductor device and electric power conversion apparatus therewith |
| EP2197025A1 (en) * | 2008-12-12 | 2010-06-16 | ABB Technology AG | Method for manufacturing a power semiconductor device |
| CN103839988A (zh) * | 2012-11-23 | 2014-06-04 | 中国科学院微电子研究所 | Empt-ti-igbt器件的结构及其制备方法 |
| CN103872115A (zh) * | 2012-12-13 | 2014-06-18 | 中国科学院微电子研究所 | 一种增强微穿通型igbt |
| WO2014203317A1 (ja) * | 2013-06-17 | 2014-12-24 | 株式会社日立製作所 | 半導体装置およびその製造方法、並びに電力変換装置 |
-
1990
- 1990-01-08 JP JP2000559A patent/JPH03205832A/ja active Pending
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007081436A (ja) * | 1996-10-18 | 2007-03-29 | Hitachi Ltd | 半導体装置及びそれを使った電力変換装置 |
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| EP1895595A3 (en) * | 1996-10-18 | 2008-06-04 | Hitachi, Ltd. | Semiconductor device and electric power conversion apparatus therewith |
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| JP2006511961A (ja) * | 2002-12-20 | 2006-04-06 | クリー インコーポレイテッド | 縦型ｊｆｅｔ制限型シリコンカーバイドパワー金属酸化膜半導体電界効果トランジスタおよび縦型ｊｆｅｔ制限型シリコンカーバイド金属酸化膜半導体電界効果トランジスタを製造する方法 |
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| JP2010141339A (ja) * | 2008-12-12 | 2010-06-24 | Abb Technology Ag | 半導体装置を製造するための方法 |
| US8324062B2 (en) | 2008-12-12 | 2012-12-04 | Abb Technology Ag | Method for manufacturing a power semiconductor device |
| RU2510099C2 (ru) * | 2008-12-12 | 2014-03-20 | Абб Текнолоджи Аг | Способ изготовления силового полупроводникового прибора |
| CN103839988A (zh) * | 2012-11-23 | 2014-06-04 | 中国科学院微电子研究所 | Empt-ti-igbt器件的结构及其制备方法 |
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