JPS63153637A

JPS63153637A - デ−タ処理装置

Info

Publication number: JPS63153637A
Application number: JP30210286A
Authority: JP
Inventors: Akihiro Yoshitake; 吉竹　昭博
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1986-12-17
Filing date: 1986-12-17
Publication date: 1988-06-27

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔概要〕本願発明はマイクロプログラム制御方式によるデータ処
理装置に於いて、マクロ命令を実行する際、オペランド
アドレスの算出及びこのオペランドアドレスに基づいて
主記憶装置へアクセスを行うにあたり、その処理速度を
向上するため、オペランドアドレス計算回路を備え、一
つのマイクロ命令でオペランドアドレスを算出すると共
に該オペランドアドレスを処理装置に出力し、また同時
に主記憶装置の該当するオペランドアドレスに対してア
クセスするようにしたものである。

〔産業上の利用分野〕

本発明は、マイクロプログラム制御方式によるデータ処
理装置でのオペランドアクセスの処理速度の向上を図っ
たデータ処理装置に関するものである。

データ処理装置は、マクロ命令を実行する場合、高速度
でマクロ命令をエミュレートすることが要求される。そ
こで、高速度でマクロ命令をエミュレートするための一
つの手段として、マクロ命令のオペランドアドレスの算
出及びアクセスを高速度で行なうこととしたものである
。

〔従来の技術〕

従来技術に於けるデータ処理装置としては、第３図に示
すものがある。

５０１はコンピュータシステムの中枢となるデータ処理
装置（以下、ｒｃＰＵＪという、）であり、ストアドブ
ログラム制御方式及びマイクロプログラム制御方式を基
本的なアーキテクチャとしている。５１０はマクロ命令
で構成したプログラムの実行制御を行なうマイクロプロ
セッサ（以下、ｒＭＰＵＪという、）であり、ＬＳＩで
実現している。５２０はマイクロ命令で構成したマイク
ロプログラムを格納している制御記憶であり、高速度で
読出し可能なメモリで実現している。この制御記憶５２
０のうち５２１はマクロ命令のオペランドアドレスの算
出を行なうマイクロプログラムルーチンであり、マイク
ロ命令で構成している。５３０は主記憶制御回路であり
、ＭＰＵ５１０からのメモリリクエスト信号５１９によ
り後述する主記憶装置５０２へのアクセス（読出し又は
書き込み）に必要な制御信号５６０を出力する。５０２
は前述した主記憶装置であり、マクロ命令で構成したプ
ログラムを格納し、ＲＡＭで実現している。５５３はＣ
ＰＵ５０１が現在エミュレーとしているマクロ命令であ
る。

５５４はマクロ命令５５３のオペランドである。

５４０．５４１は夫々ＣＰＵ５０１と主記憶装置５０２
との間に設けたデータバス、アドレスバスである。

次に、前記ＭＰＵ５１０の構成を説明する。

５１１は、次に実行すべきマイクロ命令のアドレスを指
示するマイクロプログラムカウンタ（以下、ｒＭＰＣＪ
　という、）であり、このＭＰＣ５１１が指示する値は
制御記憶５２０のアドレスを示す、５１２はシーケンス
制御回路であり、ＭＰＣ５１１が指示した制御記憶５２
０に於けるアドレスより読出したマイクロ命令をデコー
ドして各種の制御信号を発生する。５１３はワークレジ
スタ（以下、ｒＷＲＪという。）であり、マクロ命令を
主記憶装置５０２からデータバス５４０．主記憶制御回
路５３０を介してＷＲ５１３内に読み出したマクロ命令
の後述するＢＸＤ部を格納するレジスタ５５１、ＭＰＵ
５１０がオペランドアドレス算出ルーチン５２１により
算出したオペランドアドレスの値を格納するレジスタ５
５２等で構成する。５１４は一般の種々のデータが格納
される汎用レジスタ（以下、ｒＧＲＪ　という。）であ
る、５１５はＧＲ５１４とＷＲ５１３に格納されている
データに基づいて数値演算又は論理演算を行なう論理演
算ユニット（以下、ｒＡＬＵＪという、）である。

マクロ命令の形式を第４図に示す、３００はマクロ命令
の種類を指定するオペレーションコード部（以下、ｒＯ
Ｐ部」という、）、３０１はペースレジスタ指定部（以
下、「Ｂ部」という、）、３０２はインデックスレジス
タ指定部（以下、ｒＸ部」という、）、３０３はディス
プレースメント（以下、１０部」という、）を夫々示す
０以上、３０１．３０２．３０３をまとめてＢＸｎ熊と
呼−ζニー　　３（’ｌｉｌ＋マ〃ロ会への車行に〃。

要な種々の指定子をもつ拡張部であり、所定のマクロ命
令について有効である。

このような構成に於けるＣＰＵ５０１の作動。

特にオペランドアドレスの算出及び該オペランドアドレ
スのアクセスを中心に説明する。尚、マクロ命令は主記
憶装置５０２からデータバス５４０及び主記憶制御回路
５３０を介してＭＰＵ５１０の命令レジスタ（図示省略
）に既に格納されているものとする。

ＭＰＵ５１０はマクロ命令の０２部３００をデコードし
、主記憶袋ｇｉ５０２に対してアクセスを要する命令で
あると認識したときは、ＭＰＣ５１１をオペランドアク
セス算出ルーチン５２１の先頭アドレスの値に設定し、
オペランドアドレス算出ルーチン５２１を実行する。す
ると、先ず、マクロ命令のＢＸＤ部を記憶装置５０２か
らデータバス５４０及び主記憶制御回路５３０を介して
ＭＰＵ５１０のレジスタ５５１に読み込むと共にＡＬＵ
５１５を利用してＢ部、Ｘ部及びＤ部の加算を行うこと
により才ペランドアドレスを求め、該オペランドアドレ
スをＷＲ５１２のレジスタ５５２に設定する。

その後、レジスタ５５２に設定したオペランドアドレス
に基づいて、マクロ命令５５３のＯＦ部３００の指定す
る処理、例えば読出し命令ならばオペランド５５４に格
納されているデータを読出して汎用レジスタ５１４に設
定する一連の処理を複数のマイクロ命令により順次実行
する。そして、マクロ命令の処理が終了したならば次の
マクロ命令を主記憶装置５０２から読出して、前述同様
の作動を行なう。

〔発明が解決しようとする問題点〕

しかしながら、このような従来のデータ処理装置では主
記憶装置から読出したマクロ命令が主記憶装置に対する
アクセスを要するものであるときは、先ず、制御記憶に
格納されている複数のマイクロ命令で構成したオペラン
ドアドレス算出ルーチンによりオペランドアドレスを算
出し、次に該オペランドアドレスとマクロ命令の０２部
に基づいてマクロ命令を実行する構成となっていたため
、該当するマクロ命令の実行速度がオペランドのアクセ
スを必要としないマクロ命令に比べて遅く、またオペラ
ンドアドレス算出ルーチンは処理速度の低下を防ぐため
、マクロ命令をエミュレートする全てのマイクロプログ
ラムルーチンに組み込む必要があるため、マイクロプロ
グラムのステップ数の増加を招来するといった問題点が
存在していた。

〔問題点を解決するための手段〕

本願発明は、このような従来の問題点に鑑みてなされた
もので、マクロ命令の実行速度を改善することができる
データ処理装置を提供することをその目的としている。

そして、その手段は、マクロ命令で構成したプログラム
を予め格納した主記憶装置からマイクロ命令でマクロ命
令を読出し、解読し、並びに実行する処理手段と、主記
憶装置に対するアクセスを行なう主記憶制御手段を備え
たデータ処理装置に於いて、マクロ命令のオペランドア
ドレスを計算し、該オペランドアドレスを前記処理手段
並びに主記憶制御手段に出力するオペランドアドレス計
算回路を備えたことである。

〔作用〕

本発明の作用を第１図に示す本発明の原理ブロック図に
基づいて説明する。

処理手段ｌはマクロ命令で構成したプログラムを予め格
納した主記憶装置３からマクロ命令を主記憶制御装置を
介して読出し、解読する。オペランドアドレス計算回路
４はマクロ命令のオペランドアドレスを計算し、該オペ
ランドアドレスを前記処理手段ｌ並びに主記憶制御手段
２に出力する。

このため、一つのマイクロ命令でオペランドアドレスの
算出とオペランドのアクセスを実行することができる。

〔実施例〕

以下、この発明の実施例を図面に基づいて説明する。

第２図は本発明の一実施例に於けるデータ処理装置の構
成図を示す、２００はコンピュータシステムの中枢とな
るデータ処理装置（以下、ｒｃＰＵＪという、）であり
、マイクロプログラム制御方式及びストアドブログラム
制御方式を基本的なアーキテクチャとしている。

２１１は複数のマクロ命令で構成し、後述する主記憶装
置２３１に予め格納されているプログラムの実行制御を
行なうマイクロプロセッサ（以下、ｒＭＰＵＪという、
）であり、ＬＳＩで構成している。２０１は、次に実行
すべきマイクロ命令のアドレスを格納しているマイクロ
プログラムカウンタ（以下、ｒＭＰｃＪという、）であ
り、このＭＰＣ２０１が示すアドレスは後述する制御記
憶２１４に於けるマイクロプログラムのアドレスである
。２０３はＭＰＣ２０１で指示された後述する制御記憶
２１４に於けるアドレスより読出したマイクロ命令をデ
コードして各種の制御信号を出力するシーケンス制御回
路である。

２０２はワークレジスタ（以下、ｒＷＲ」という、）で
あり、複数のレジスタで構成されている。

２１４はマイクロ命令で構成したマイクロプログラムを
格納している前述した制御記憶であり、高速読出し回走
なメモリで構成している。２２’０は所定のマクロ命令
に対応するマイクロプログラムルーチンであり、複数の
マイクロ命令２２１で構成されている。前記ＭＰＵ２１
１とオペランドアドレス計算回路とで特許請求の範囲に
記載した処理手段１を構成している。

２２、特許請求の範囲に記載したオペラドアドレス計算
回路４に相当するオペランドアドレス計算回路である。

２２４はオペランドアドレス計算回路２２９の制御回路
であり、シーケンス制御回路２０３からデコード信号２
０４を入力したときにオペランドアドレスの計算に必要
な各種制御信号を所定のタイミンタで出力する。２１３
はマクロ命令のＢＸＤ部を格納するレジスタである。

２１０は一般の種々のデータが格納される汎用レジスタ
（以下、ｒＧＲＪという、）である。

２１２は加算器であり、ＧＲ２１０に格納されているマ
クロ命令のＢＸ部とレジスタ２１３に格納されているＤ
部の値を加算してオペランドアドレスを算出するように
なっている。２２２はオペランドアドレスを加算器２１
２からオペランドアドレスを入力して保持するオペラン
ドアドレスレジスタ（以下、ｒＯＡＲＪという、）であ
る。

２３０は特許請求の範囲に記載した主記憶制御手段２に
相当する主記憶制御回路であり、オペランドアドレス計
算回路２２９の制御回路２２４からのメモリリクエスト
信号２１５を入力すると、後述の主記憶装置２３１への
アクセス（読出し又は書き込み）に必要な制御信号２６
０を出力する主記憶制御回路である。２０２．２０３は
夫々ＣＰＵ２００の主記憶制御回路２３０と後述する主
記憶装置２３１との間に設けたデータバス、アドレスバ
スである。

２３１はマクロ命令と各種データで構成したプログラム
を格納している主記憶装置であり、ＲＡＭで構成してい
る。２５０はエミュレートしようとするマクロ命令であ
る。２５１はマクロ命令のオペランドである。マクロ命
令２５０のＢＸＤ部は主記憶装Ｍ２３１からデータバス
２０３、主記憶制御回路２３０を介してレジスタ２１３
に読み込まれるようになっている。マクロ命令の命令形
式は第３図に示したものと同様である。

このような構成となるデータ処理装置２００の作動、特
にオペランドアドレスの算出及びこの算出したオペラン
ドアドレスに基づく主記憶装置２３１へのアクセスを中
心に説明する。尚、マクロ命令２５０は主記憶装置２３
１からデータバス２０３及び主記憶制御回路２３０を介
してＭＰＵ２１１の命令レジスタ（図示省略）に格納さ
れているものとする。

ＭＰＵ２１１はマクロ命令２５０のＯＦ部のデコードを
行い、マクロ命令２５０をエミュレートするマイクロプ
ログラムルーチン２２０に実行を移す。マクロ命令２５
０がオペランドのアクセスを要する命令の場合はマイク
ロルーチン２２０にはオペランドアドレスの計算を行な
う一つのマイクロ命令２２１が格納されており、このマ
イクロ命令２２１が制御記憶２１４からシーケンス制御
回路２０３に入力される。すると、シーケンス制御回路
２０３はオペランドアドレス計算回路２２９内の制御回
路２２４にオペランドアドレスの計算を行なわせるデコ
ード信号２０４を出力する。

制御回路２２４がデコード信号２０４を受けると、各種
の制御信号を出力してマクロ命令２５０のＢＸＤ部を主
犯ｔ！装ご２３１からデータバス２０３及び主記憶制御
回路２３０を介してレジスタ２１３に読出す、そして、
レジスタ２１３に格納されたマクロ命令２５０（７）Ｂ
Ｘ部はＧＲ２１０を指し示す０次に、加算器２１２はレ
ジスタ２１３のＤ部とＧＲ２１０に格納されているＢ部
が示すＧＲ（８）、Ｘ部が示すＧＲ（χ）の加算を行な
うと共に計算結果であるオペランドアドレスを０ＡＲ２
２２に出力する。尚、本実施例では、ＧＲ（Ｂ）＋Ｄを
０ＡＲ２２２にセットした後、そのＯＡＲ２２２の内容
とＧ　Ｒ（Ｘ）を加算して再び０ＡＲ２２２にセットす
る。最後に。

０ＡＲ２２２の内容であるオペランドアドレスをマイク
ロ命令２２１が指定したＷＲ２０２にセットすると共に
主記憶制御回路２３０に出力する。

主記憶制御回路２３０は主記憶Ｎ２３１に対して制御信
号２６０とアドレスバス２３２を介してオペランドアド
レスを出力する。主記憶装置１２３１がオペランドアド
レスと制御信号２６０を入力すると、オペランド２５１
をアクセスする。オペランド２５１に格納されているデ
ータはデータバス２０３と主記憶制御回路２３０を介し
てオペランドアドレス計算回路２２９内のテンポラリレ
ジスタ（図示省略）に格納されることとなる。

従って、この実施例によれば、１つのマイクロ命令２２
１のみでオペランドアドレスがＷＲ２０２にセットされ
ると共にオペランドへのアクセスが行なわれることにな
る。

ＭＰＵ２１１はマイクロ命令２２１の実行の後マクロ命
令がオペランドアドレスをＧＲ２１０にセットする命令
（ＬＥＡ命令）の場合には、ＷＲ２０２にセットされた
オペランドアドレスをＧＲ２１０に格納する。また、マ
クロ命令がオペランドアドレスが示す主記憶装！１２３
１に於けるオペランドをＧＲ２１０にセットする命令の
場合にはテンポラリレジスタの内容をＧＲ２１０に格納
する。このようにして、オペランドからの読出しをレジ
スタへの読出しと同様な処理で読出し、ＧＲ２１０に格
納することが可能となる。

〔発明の効果〕

本発明によれば、オペランドアドレス計算回路を設け、
一つのマイクロ命令でオペランドアドレスの算出及びオ
ペランドのアクセスを行なうようにしたので、処理装置
は次のマイクロ命令でオペランドを読出し、及びオペラ
ンドアドレスの汎用レジスタへのセット等を行ないうる
ことになり、マクロ命令の処理速度の向上及びマイクロ
命令ステップの大幅な削減が可能となる。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、第２図は本発明の一
実施例を示すデータ処理装置の構成図、第３図は従来の
データ処理装置の構成図、第４図はマクロ命令の形式で
ある。１・・・処理手段２・・・主記憶制御手段３・・・主記憶装置４・・・オペランドアドレス計算回路徒氷のデータ処理褒１り槙賎図

Claims

【特許請求の範囲】マクロ命令で構成したプログラムを予め格納した主記憶
装置（３）からマイクロ命令でマクロ命令を読出し、解
読し、並びに実行する処理手段（１）と、主記憶装置（
３）に対するアクセスを行なう主記憶制御手段（２）を
備えたデータ処理装置に於いて、マクロ命令のオペランドアドレスを計算し、該オペラン
ドアドレスを前記処理手段（１）並びに主記憶制御手段
（２）に出力するオペランドアドレス計算回路（４）を
備えたことを特徴とするデータ処理装置。