JPS6048057B2 - アドレスデコ−ダ回路 - Google Patents
アドレスデコ−ダ回路Info
- Publication number
- JPS6048057B2 JPS6048057B2 JP54002973A JP297379A JPS6048057B2 JP S6048057 B2 JPS6048057 B2 JP S6048057B2 JP 54002973 A JP54002973 A JP 54002973A JP 297379 A JP297379 A JP 297379A JP S6048057 B2 JPS6048057 B2 JP S6048057B2
- Authority
- JP
- Japan
- Prior art keywords
- address
- circuit
- registers
- written
- register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/20—Address safety or protection circuits, i.e. arrangements for preventing unauthorized or accidental access
Landscapes
- Engineering & Computer Science (AREA)
- Computer Security & Cryptography (AREA)
- Microelectronics & Electronic Packaging (AREA)
Description
【発明の詳細な説明】
この発明は、書き込み専用の記憶回路に用いるアドレス
デコーダ回路に関する。
デコーダ回路に関する。
マイクロコンピュータ等の端末装置として広く利用され
るＣＲＴディスプレイ装置においては、１画面の表示文
字数、同期信号の発生タイミング、１文字の画素構成（
垂直方向）、カーソルの方式や位置などを指定するため
の各種レジスタが用いられる。
るＣＲＴディスプレイ装置においては、１画面の表示文
字数、同期信号の発生タイミング、１文字の画素構成（
垂直方向）、カーソルの方式や位置などを指定するため
の各種レジスタが用いられる。
これらのレジスタは、プログラムで設定でき、画面構成
上の自由度を持たせている。従来、これらのレジスタを
指定するアドレスデコーダ回路は、択一的にレジスタを
選択する出力を形成するため、アドレス信号をフルデコ
ードするものであつた。ところで、これらのレジスタは
、所定のカウンタ回路等を直接制御するものであるので
、システム上は書き込み専用のものとなる。そこで、こ
のように書き込み専用のレジスタ等の書き込み制御は、
一連の書き込みプログラム終了時に、それぞれデータが
書き込まれるものであれば良い。
上の自由度を持たせている。従来、これらのレジスタを
指定するアドレスデコーダ回路は、択一的にレジスタを
選択する出力を形成するため、アドレス信号をフルデコ
ードするものであつた。ところで、これらのレジスタは
、所定のカウンタ回路等を直接制御するものであるので
、システム上は書き込み専用のものとなる。そこで、こ
のように書き込み専用のレジスタ等の書き込み制御は、
一連の書き込みプログラム終了時に、それぞれデータが
書き込まれるものであれば良い。
この発明は、このことに着目し、ｎ番目のアドレス信号
に対して、この番地の次の番地以降を指定するアドレス
デコーダ出力は重複して出力し、この番地より前に指定
したアドレスデコーダ出力は重複して出力しないように
論理ゲート回路を構成して、回路の簡素化を図ろうとす
るものである。
に対して、この番地の次の番地以降を指定するアドレス
デコーダ出力は重複して出力し、この番地より前に指定
したアドレスデコーダ出力は重複して出力しないように
論理ゲート回路を構成して、回路の簡素化を図ろうとす
るものである。
以下、実施例により、、この発明を具体的に説明する。
図面は、この発明の一実施例を示す回路図である。１は
ラッチ回路であり、書き込み命令によりアドレス信号が
セットされる。
ラッチ回路であり、書き込み命令によりアドレス信号が
セットされる。
インバータ回路１Ｎ、〜１Ｎ。
はそれぞれ上記アドレス信号２０〜２０の反転信号２０
〜２０を形成するものである。上記アドレス信号２０〜
２０及び２０〜２０の組合せにより、０〜Ｆまでの１６
個のレジスタＲ０〜ＲＦを指定するために、Ｎ市ゲート
回路Ｇ０〜１Ｇ。
〜２０を形成するものである。上記アドレス信号２０〜
２０及び２０〜２０の組合せにより、０〜Ｆまでの１６
個のレジスタＲ０〜ＲＦを指定するために、Ｎ市ゲート
回路Ｇ０〜１Ｇ。
、Ｇ。〜ＧＡ及びＧｃを用いる。アドレス信号がＯ−Ｆ
と順にアップして形成されるものとすると、レジスタＲ
。
と順にアップして形成されるものとすると、レジスタＲ
。
を指定するデコード出力を形成するＡＮＤゲート回路Ｇ
。は、２０〜２０の信号をフルデコードする。第２番目
以降のレジスタＲ、〜Ｒ。
。は、２０〜２０の信号をフルデコードする。第２番目
以降のレジスタＲ、〜Ｒ。
、Ｒ３〜ＲＡ及びＲｏを指定するデコーダ出力を形成す
るＡＮＤゲート回路Ｇ、〜Ｇ。、Ｇ。〜ＧＡ、及びＧｃ
は、それぞれ次のような組合せのアドレス信号を入力と
して用いる。そして、レジスタＲ７，ＲＢ，ＲＯ，ＲＯ
，ＲＦを指定するデコーダ出力は、それぞれ（Ｙ１＝ｎ
），（Ｙ１＝τ），（Ｙ７＝ｎ），（「＝了），（２３
＝８）のデコーダ入力信号をそのまま用いるものとする
。
るＡＮＤゲート回路Ｇ、〜Ｇ。、Ｇ。〜ＧＡ、及びＧｃ
は、それぞれ次のような組合せのアドレス信号を入力と
して用いる。そして、レジスタＲ７，ＲＢ，ＲＯ，ＲＯ
，ＲＦを指定するデコーダ出力は、それぞれ（Ｙ１＝ｎ
），（Ｙ１＝τ），（Ｙ７＝ｎ），（「＝了），（２３
＝８）のデコーダ入力信号をそのまま用いるものとする
。
この実施例回路の書き込み動作は、次のように説明でき
る。
る。
レジスタＲ。
を指定するアドレス信号２３〜２０が６４『１０９ｈ４
０９９４６０９９のときは、ＡＮＤゲ、卜回路Ｇ。−Ｇ
６，Ｇ８〜ＧＡ，Ｇｃの出力がすべて“１゛ となり、
またレジスタＲ７，ＲＢ，ＲＤ，ＲＥを指定する信号も
１１＝“１゛，１１＝“゜１゛，Ｙ７＝゜１゛，『＝゜
゜１゛となる。このため、レジスタＲ。を指定するアド
レス信号で他のレジスタＲ１〜ＲＯを重複して指定する
こととなり、レジスタＲ。に書き込むべきデータが他の
レジスタＲ１〜Ｒ１１１：にも同様に書き込まれるもの
となる。次に、レジスタＲ１を指定するアドレス信号２
３／，２０が６６０９９４６０９ｊ４４０ｇｇ４１９９
のときは、ＡＮＤゲート回路Ｇｌ，Ｇ３，Ｇ５，Ｇ９の
出力及びＹ！ゝ，１１，７７が゜゛１゛となるため、こ
れらのレジスタにレジスタＲ１に書き込むべきデータが
重複して書き込まれるものであるが、レジスタＲ。は指
定されないので以前に書き込まれたデータを保持する。
３そして、レジス
タＲ２を指定するアドレス信号２３、２０が６４０９９
４４０９？４６Ｆ９４６『９のときは、ＡＮＤゲート回
路Ｇ２，Ｇ３，Ｇ６，ＧＡの出力及びＹｌ，ｌｌ，了１
が゛゜１゛となるため、これらのレジスタにレジスタＲ
２に書き込むべきデータが重複して書き込まれるもので
あるが、レジスタＲＯ，Ｒｌは指定されないので、これ
らのレジスタＲＯ，Ｒｌは以前に書き込まれたデータを
それぞれ５保持するものとなる。以下、同様にして、本
来書き込むべきレジスタへの書き込みは、それ以降に書
き込むべきレジスタに重複して同一のデータを書き込む
ものであるが、それ以前のレジスタを指定しないもので
あるＯので、上記重複指定による誤書き込みは修正され
一連の書き込みプログラム終了時には、それぞれに所定
のデータを書き込むことができる。
０９９４６０９９のときは、ＡＮＤゲ、卜回路Ｇ。−Ｇ
６，Ｇ８〜ＧＡ，Ｇｃの出力がすべて“１゛ となり、
またレジスタＲ７，ＲＢ，ＲＤ，ＲＥを指定する信号も
１１＝“１゛，１１＝“゜１゛，Ｙ７＝゜１゛，『＝゜
゜１゛となる。このため、レジスタＲ。を指定するアド
レス信号で他のレジスタＲ１〜ＲＯを重複して指定する
こととなり、レジスタＲ。に書き込むべきデータが他の
レジスタＲ１〜Ｒ１１１：にも同様に書き込まれるもの
となる。次に、レジスタＲ１を指定するアドレス信号２
３／，２０が６６０９９４６０９ｊ４４０ｇｇ４１９９
のときは、ＡＮＤゲート回路Ｇｌ，Ｇ３，Ｇ５，Ｇ９の
出力及びＹ！ゝ，１１，７７が゜゛１゛となるため、こ
れらのレジスタにレジスタＲ１に書き込むべきデータが
重複して書き込まれるものであるが、レジスタＲ。は指
定されないので以前に書き込まれたデータを保持する。
３そして、レジス
タＲ２を指定するアドレス信号２３、２０が６４０９９
４４０９？４６Ｆ９４６『９のときは、ＡＮＤゲート回
路Ｇ２，Ｇ３，Ｇ６，ＧＡの出力及びＹｌ，ｌｌ，了１
が゛゜１゛となるため、これらのレジスタにレジスタＲ
２に書き込むべきデータが重複して書き込まれるもので
あるが、レジスタＲＯ，Ｒｌは指定されないので、これ
らのレジスタＲＯ，Ｒｌは以前に書き込まれたデータを
それぞれ５保持するものとなる。以下、同様にして、本
来書き込むべきレジスタへの書き込みは、それ以降に書
き込むべきレジスタに重複して同一のデータを書き込む
ものであるが、それ以前のレジスタを指定しないもので
あるＯので、上記重複指定による誤書き込みは修正され
一連の書き込みプログラム終了時には、それぞれに所定
のデータを書き込むことができる。
この実施例回路にあつては、デコード入力信号を省略で
きるものであるので、大幅な回路の簡素５化が図られる
。
きるものであるので、大幅な回路の簡素５化が図られる
。
すなわち、フルデコードによりＯ−Ｆのレジスタを指定
する場合には、４入力のゲート回路を１６個必要とし、
入力線は（１６×４＝６４）となるが上記実施例回路の
入力線は（２８）となり、この実施）例回路により大幅
な回路の簡素化が図られるものとなる。
する場合には、４入力のゲート回路を１６個必要とし、
入力線は（１６×４＝６４）となるが上記実施例回路の
入力線は（２８）となり、この実施）例回路により大幅
な回路の簡素化が図られるものとなる。
この発明は、前記実施例に限定されず、ゲート回路の簡
略法、換言すれば、制御信号の組合法は前記実施例に示
すように、ｎ番地指定のとき、それ以前の番地を指定し
ないようにするものであれば、何んであつてもよい。
略法、換言すれば、制御信号の組合法は前記実施例に示
すように、ｎ番地指定のとき、それ以前の番地を指定し
ないようにするものであれば、何んであつてもよい。
また、唯一のアドレスのみで書き込みたいレジスタのみ
フルデコードするようにしても良い。
フルデコードするようにしても良い。
また、この発明は、前述のようなディスプレイ装置コン
トロール回路のように、書き込み専用の記憶回路のアド
レスデコーダ回路として広く利用できるものである。
トロール回路のように、書き込み専用の記憶回路のアド
レスデコーダ回路として広く利用できるものである。
図面は、この発明の一実施例を示す回路図である。
１・・・ラッチ回路、ＲＯ−Ｒｐ・・ルジスタ、１Ｎ１
〜１Ｎ４・・・インバータ回路、Ｇ１〜Ｇ６，Ｇ８〜Ｇ
Ａ，ＧＯ・・・ゲート回路。
〜１Ｎ４・・・インバータ回路、Ｇ１〜Ｇ６，Ｇ８〜Ｇ
Ａ，ＧＯ・・・ゲート回路。
Claims (1)
- １ ｎ番目のアドレス信号に対して、ｎより大きな番地
（又はｎより小さな番地）以降を指定するアドレスデコ
ーダ出力は重複して出力し、ｎより小さな番地（又はｎ
より大きな番地）以前を指定するアドレスデコーダ出力
は重複して出力しないようにされていることを特徴とす
るアドレスデコーダ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54002973A JPS6048057B2 (ja) | 1979-01-17 | 1979-01-17 | アドレスデコ−ダ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54002973A JPS6048057B2 (ja) | 1979-01-17 | 1979-01-17 | アドレスデコ−ダ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5597078A JPS5597078A (en) | 1980-07-23 |
| JPS6048057B2 true JPS6048057B2 (ja) | 1985-10-25 |
Family
ID=11544307
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54002973A Expired JPS6048057B2 (ja) | 1979-01-17 | 1979-01-17 | アドレスデコ−ダ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6048057B2 (ja) |
-
1979
- 1979-01-17 JP JP54002973A patent/JPS6048057B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5597078A (en) | 1980-07-23 |
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