JPS6048074B2 - メモリ回路 - Google Patents
メモリ回路Info
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- JPS6048074B2 JPS6048074B2 JP53014427A JP1442778A JPS6048074B2 JP S6048074 B2 JPS6048074 B2 JP S6048074B2 JP 53014427 A JP53014427 A JP 53014427A JP 1442778 A JP1442778 A JP 1442778A JP S6048074 B2 JPS6048074 B2 JP S6048074B2
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- Japan
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- output
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- memory
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Links
- 230000015654 memory Effects 0.000 title claims description 25
- 238000006243 chemical reaction Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 4
- 239000011159 matrix material Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
Description
【発明の詳細な説明】
この発明は、多重アドレス法を用いたメモリ回路に関す
る。
る。
絶縁ゲート型電界効果トランジスタを用いたダイナミッ
クメモリ回路装置（以下ダイナミックＭＯＳメモリと称
す）の１チップあたりの記憶容量は急増しており、１６
にビットメモリが実用に供されている。
クメモリ回路装置（以下ダイナミックＭＯＳメモリと称
す）の１チップあたりの記憶容量は急増しており、１６
にビットメモリが実用に供されている。
かかる記憶容量の増大に伴いアドレス入力数が増え、こ
のことは、メモリの実装密度の面で好ましくない。この
欠点を解決するために一個の入力から時分割により二個
以−ヒのアドレス指定入力を導入する「多重アドレス方
式」が提案された。この方法に従えば、例えばｌ６にビ
ットメモリのアドレス入力１４本が、二重アドレス方式
により半分の７本に減らすことができる。同様にこの二
重アドレス方式によれば、９本のアドレス線で２６２、
１４４ビットメモリを実現できる。しかしながら、この
ビット容量を２６２に×１ビットで、すなわち１個のウ
ェハーチップで構成する場合、従来のように列および行
アドレス指定を同数で行おうとすると列アドレスは、５
ト本のワード線を駆動する必要がでてくる。この場合、
ワード線単位で行なうリフレッシュ処理において一定の
リフレッシュ動作時間の割合、所謂「ビイジイ率」は１
０％近くにあり、メモリ動作の効率上きわめて好ましく
ない。この発明の目的は、多重アドレス方式を用いたメ
モリ回路において、リフレッシュサイクル中に占めるリ
フレッシュ動作時間の割合所謂「ビイジイ率」を小さく
して動作効率を向上したメモリ回路を提供することにあ
る。
のことは、メモリの実装密度の面で好ましくない。この
欠点を解決するために一個の入力から時分割により二個
以−ヒのアドレス指定入力を導入する「多重アドレス方
式」が提案された。この方法に従えば、例えばｌ６にビ
ットメモリのアドレス入力１４本が、二重アドレス方式
により半分の７本に減らすことができる。同様にこの二
重アドレス方式によれば、９本のアドレス線で２６２、
１４４ビットメモリを実現できる。しかしながら、この
ビット容量を２６２に×１ビットで、すなわち１個のウ
ェハーチップで構成する場合、従来のように列および行
アドレス指定を同数で行おうとすると列アドレスは、５
ト本のワード線を駆動する必要がでてくる。この場合、
ワード線単位で行なうリフレッシュ処理において一定の
リフレッシュ動作時間の割合、所謂「ビイジイ率」は１
０％近くにあり、メモリ動作の効率上きわめて好ましく
ない。この発明の目的は、多重アドレス方式を用いたメ
モリ回路において、リフレッシュサイクル中に占めるリ
フレッシュ動作時間の割合所謂「ビイジイ率」を小さく
して動作効率を向上したメモリ回路を提供することにあ
る。
本発明によるメモリ回路は時分制御によりそれ）ぞれが
複数のアドレス情報を導入する所定数のアドレス端子を
有するダイナミックメモリ回路において、上記所定数の
アドレス端子の一部にはそのアドレス情報を記憶する手
段が設けられ、第１のタイミングで上記一部のアドレス
端子はそのアト レス情報を上記記憶する手段に書き込
むと共に他の上記所定数のアドレス端子はそのアドレス
情報をメモリ部のリフリツシユが必要な第１のアドレス
群に対応させ、第２のタイミングで上記所定数のアドレ
ス端子のアドレス情報と上記記憶する手段に記憶された
アドレス情報とをメモリ部の第２のアドレス群に対応さ
せるようにしたことを特徴とする。
複数のアドレス情報を導入する所定数のアドレス端子を
有するダイナミックメモリ回路において、上記所定数の
アドレス端子の一部にはそのアドレス情報を記憶する手
段が設けられ、第１のタイミングで上記一部のアドレス
端子はそのアト レス情報を上記記憶する手段に書き込
むと共に他の上記所定数のアドレス端子はそのアドレス
情報をメモリ部のリフリツシユが必要な第１のアドレス
群に対応させ、第２のタイミングで上記所定数のアドレ
ス端子のアドレス情報と上記記憶する手段に記憶された
アドレス情報とをメモリ部の第２のアドレス群に対応さ
せるようにしたことを特徴とする。
本発明によれば多重アドレス法の利点であるアドレス入
力端子を小数に抑えるという利点を生かしたままでメモ
リ部のリフレッシュの必要なアドレスを大幅に減少させ
ることができるためにリフレッシュ動作時間を減少させ
て回路の動作効率を向上せしめることができる。
力端子を小数に抑えるという利点を生かしたままでメモ
リ部のリフレッシュの必要なアドレスを大幅に減少させ
ることができるためにリフレッシュ動作時間を減少させ
て回路の動作効率を向上せしめることができる。
次に第１図を参照して本発明の一実施例を説明する。
第１図は本発明を２６２Ｋビットメモリについて適用し
た場合の例である。
た場合の例である。
アドレス入力端子Ａ。〜Ａ６はＸアドレスインバータ４
に導入され、その出力は列デコーダ３に入力され１２８
本のワード線Ｗ，〜Ｗｌ３の内の１つを選択するように
構成される。端子爾史は外部から第１の同期信号を受け
てそれをＲＡＳ発生回路１に導入してエネーブル信号と
しての同期信号ＲＡＳを発生させる。この信号ＲＡＳは
Ｘアドレスインバータ４、列デコーダ３、Ｘ−Ｙ変換回
路９、セルマトリクス２に供給される。またアドレス入
力端子Ａ。−Ａ６およびＡ７〜〜はＹアドレスインバー
タ７に導入され、Ｙアドレスインバータ７の出力は行デ
コーダ６に入力される。端子Ｏ？は外部から第２の同期
信号を受け、それをＣＡＳ発生回路１０に導入して同期
信号ＣＡＳを発生し、これをＸ−Ｙ変換回路９、入出力
回路５、行デコーダ６、Ｙアドレスインバータ７に供給
する。アドレスインバータ．は周知の如く入力に対し真
補の出力を発生せしめる。Ｘ−Ｙ換回路９は信号ＲＡＳ
によつて２ビットのアドレス入力Ａ７およびＡ８を書き
込み、信号ＣＡＳによつて書き込んだＡ７およびＡ８な
るアドレス内容を読み出す機能を有し、その出力Ａｌ，
ａ２は！入出力回路５に印加される。次に動作について
述べると、同期信号ＲＡＳと同期して入力する〜〜への
９本の入力のうちＡ。−Ａ６までの７本は、Ｘアドレス
インバータ４に導入され、その出力は列デコーダ３に入
力されさらに列デコーダ３の出力くは、セルマトリクス
のワード線Ｗ１〜Ｗｌ２８を選択駆動する。入力Ａ７，
Ａ８の二つは、Ｘ−Ｙ変換回路９にＲＡＳに同期して入
力され、ＣＡＳ信号が入力するまて情報を保持する。次
に信号ＣＡＳと同期してＡ。
に導入され、その出力は列デコーダ３に入力され１２８
本のワード線Ｗ，〜Ｗｌ３の内の１つを選択するように
構成される。端子爾史は外部から第１の同期信号を受け
てそれをＲＡＳ発生回路１に導入してエネーブル信号と
しての同期信号ＲＡＳを発生させる。この信号ＲＡＳは
Ｘアドレスインバータ４、列デコーダ３、Ｘ−Ｙ変換回
路９、セルマトリクス２に供給される。またアドレス入
力端子Ａ。−Ａ６およびＡ７〜〜はＹアドレスインバー
タ７に導入され、Ｙアドレスインバータ７の出力は行デ
コーダ６に入力される。端子Ｏ？は外部から第２の同期
信号を受け、それをＣＡＳ発生回路１０に導入して同期
信号ＣＡＳを発生し、これをＸ−Ｙ変換回路９、入出力
回路５、行デコーダ６、Ｙアドレスインバータ７に供給
する。アドレスインバータ．は周知の如く入力に対し真
補の出力を発生せしめる。Ｘ−Ｙ換回路９は信号ＲＡＳ
によつて２ビットのアドレス入力Ａ７およびＡ８を書き
込み、信号ＣＡＳによつて書き込んだＡ７およびＡ８な
るアドレス内容を読み出す機能を有し、その出力Ａｌ，
ａ２は！入出力回路５に印加される。次に動作について
述べると、同期信号ＲＡＳと同期して入力する〜〜への
９本の入力のうちＡ。−Ａ６までの７本は、Ｘアドレス
インバータ４に導入され、その出力は列デコーダ３に入
力されさらに列デコーダ３の出力くは、セルマトリクス
のワード線Ｗ１〜Ｗｌ２８を選択駆動する。入力Ａ７，
Ａ８の二つは、Ｘ−Ｙ変換回路９にＲＡＳに同期して入
力され、ＣＡＳ信号が入力するまて情報を保持する。次
に信号ＣＡＳと同期してＡ。
−Ａ８お９本の入力がＹアドレスインバータ７に入力さ
れその出力は、行デコーダ６に入力される。行デコーダ
６の出力は、セルマトリクスに接続している入出力回路
入力される。このときの行デコーダの出力はｔ＝５１２
のデコーダ出力を選択し、これを入出力回路に与える。
またこのときＸ−Ｙ変換回路１０で記憶された信号ＲＡ
Ｓに同期して書き込まれた信号も信号ＣＡＳに同期して
読み出されて２ビツトノの出力Ａｌ，ａ２として入出力
回路に与えられる。この結果して入出力回路５は行デコ
ーダ６からの９ビットによつて選択された出力にさらに
２ビット分を加重し、最終的に１１ビット分の選択出力
を発生してメモリセル２の行をデコードする。かくして
同期信号ＲＡＳによつて７ビット入力の列デコーダをイ
ネールにし、同期信号ＣＡＳによつて１１ビットによる
行デコードを行なうことによつてアドレスを完了し、入
出力アンプ８によつてデータの書込み、読み出しが行な
われる。この構成によれば、列デコーダ３の出力は１２
８本であり、現存の１６Ｋビットのダイナミックメモリ
ーと同一のリフレッシュ動作ですみ、おかつ２６２Ｋビ
ットという大容量メモリーを実現できる。次に第２図に
より本発明の他の実施例を説明する。
れその出力は、行デコーダ６に入力される。行デコーダ
６の出力は、セルマトリクスに接続している入出力回路
入力される。このときの行デコーダの出力はｔ＝５１２
のデコーダ出力を選択し、これを入出力回路に与える。
またこのときＸ−Ｙ変換回路１０で記憶された信号ＲＡ
Ｓに同期して書き込まれた信号も信号ＣＡＳに同期して
読み出されて２ビツトノの出力Ａｌ，ａ２として入出力
回路に与えられる。この結果して入出力回路５は行デコ
ーダ６からの９ビットによつて選択された出力にさらに
２ビット分を加重し、最終的に１１ビット分の選択出力
を発生してメモリセル２の行をデコードする。かくして
同期信号ＲＡＳによつて７ビット入力の列デコーダをイ
ネールにし、同期信号ＣＡＳによつて１１ビットによる
行デコードを行なうことによつてアドレスを完了し、入
出力アンプ８によつてデータの書込み、読み出しが行な
われる。この構成によれば、列デコーダ３の出力は１２
８本であり、現存の１６Ｋビットのダイナミックメモリ
ーと同一のリフレッシュ動作ですみ、おかつ２６２Ｋビ
ットという大容量メモリーを実現できる。次に第２図に
より本発明の他の実施例を説明する。
本実施例ては第１図の前述の実施例におけるＸ一Ｙ変換
回路９の出力Ａｌ，ａ２を入出力回路５で２ビット加重
するかわりに出力Ａｌ，ａ２をＹアドレスインバータ７
に入力Ａ。
回路９の出力Ａｌ，ａ２を入出力回路５で２ビット加重
するかわりに出力Ａｌ，ａ２をＹアドレスインバータ７
に入力Ａ。
−Ａ８と共に同期信号ＣＡＳに対応して、計１１ビット
の入力をＹアドレスインバータに入力するようにしたも
のである。この場合行デコーダ６の出力線数が２０４８
本となる。以上本発明を実施例について説明したが本発
明は上述の実施例に制限されるものではなく任意の容量
のメモリに対しても同様に適用でき、またアドレスイン
バータがデコーダ等の構成も制限されるものではない。
の入力をＹアドレスインバータに入力するようにしたも
のである。この場合行デコーダ６の出力線数が２０４８
本となる。以上本発明を実施例について説明したが本発
明は上述の実施例に制限されるものではなく任意の容量
のメモリに対しても同様に適用でき、またアドレスイン
バータがデコーダ等の構成も制限されるものではない。
第１図は、この発明を２６２Ｋに適用した場合実施例を
示す回路ブロック図であり、第２図は本発明の他の実施
例を示す回路ブロック図である。
示す回路ブロック図であり、第２図は本発明の他の実施
例を示す回路ブロック図である。
Claims (1)
- １ 時分割制御によりそれぞれが複数のアドレス情報を
導入する所定数のアドレス端子を有するダイナミックメ
モリ回路において、前記所定数のアドレス端子の一部に
はそのアドレス情報を記憶する手段が設けられ、第１の
タイミングで前記一部のアドレス端子はそのアドレス情
報を前記記憶する手段に書き込むと共に前記アドレス端
子の他のものはそのアドレス情報をメモリ部のリフレツ
シヨが必要な第１のアドレス群に割り当て、第２のタイ
ミングで前記所定数のアドレス端子のアドレス情報およ
び前記記憶する手段から読み出したアドレス情報とをメ
モリ部の第２のアドレス群に割り当てるようにしたこと
を特徴とするメモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53014427A JPS6048074B2 (ja) | 1978-02-09 | 1978-02-09 | メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53014427A JPS6048074B2 (ja) | 1978-02-09 | 1978-02-09 | メモリ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54107229A JPS54107229A (en) | 1979-08-22 |
| JPS6048074B2 true JPS6048074B2 (ja) | 1985-10-25 |
Family
ID=11860716
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53014427A Expired JPS6048074B2 (ja) | 1978-02-09 | 1978-02-09 | メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6048074B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5958689A (ja) * | 1982-09-28 | 1984-04-04 | Fujitsu Ltd | 半導体記憶装置 |
-
1978
- 1978-02-09 JP JP53014427A patent/JPS6048074B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54107229A (en) | 1979-08-22 |
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