JPS6159691A

JPS6159691A - 半導体記憶装置

Info

Publication number: JPS6159691A
Application number: JP59183021A
Authority: JP
Inventors: Kazuyasu Fujishima; 一康藤島; Masaki Kumanotani; 正樹熊野谷; Hideji Miyatake; 秀司宮武; Hideto Hidaka; 秀人日高; Katsumi Dousaka; 勝己堂阪; ▲吉▼原　務; Tsutomu Yoshihara
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1984-08-30
Filing date: 1984-08-30
Publication date: 1986-03-27
Anticipated expiration: 2010-10-25
Also published as: JPH0799616B2; DE3525575A1; KR900004630B1; DE3525575C2; US4675850A; KR860002101A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］この発明は、ニブル・モード動作とページ・モード動作
がともに可能な半導体記憶装置に関する。

［従来の技術］従来、ダイナミック型半導体記憶装置のデータ読出し、
／書込み方法の１つの動作モードとしてページ・モード
があった。

第７図は、ダイナミック型半導体記憶装置に与えられる
、ページ・モードにおける外部制御信号の読出しのタイ
ミングを示す図である。以下、第７図を参照してページ
・モードにおけるデータ続出動作について述べる。

この半導体記憶装置においては、アドレス入力は行アド
レスと列アドレスが時分割して入力されるので、これら
のアドレスをラッチするため、それぞれＲＡＳ　（Ｒｏ
ｗ　　Ａｄｄｒｅｓｓ　　３ｔｒｏｂｅ　）　、　ＣＡ
　Ｓ　（Ｃｏｌｕｍｎ　　Ａ　ｄｄｒｅｓｓ　　Ｓ　ｔ
ｒｏｂｅ　）というストローブ信号が与えられる。

まず、外部から与えられる外部行アドレス・ストローブ
信号（以下、Ｅｘｔ、ＲＡＳと記す）が論理レベル“”
Ｌ”（以下、単にＬ″と記す）の活性状態となり半導体
記憶装置が動作状態になる。

Ｅ、ｘｔ’、ＲＡＳはＲＡＳバッフ７回路に与えられる
。

ＲＡＳバッフ７回路からはＥＸｔ、ＲＡＳのＬ°′への
移行をトリガとして“Ｈ”へ移行した内部ＲＡＳ信＠（
以下、Ｉｎｔ、ＲＡＳと記す）がアドレスバッフ７回路
へ与えられる。アドレスバッフ７回路はＩｎｔ、ＲＡｓ
の“Ｈｔ＋への移行をトリガとして行アドレスを取り込
み、内部行アドレスを発生する。この内部行アドレスは
行デコーダに与えられ行アドレスに対応する１本のワー
ド線が選択される。

次に、外部列アドレス・ストローブ信号（以下、Ｅ　ｘ
ｔ、　ＣＡ　Ｓと記す）がＬ″の活性状態となって、内
ｕ　ＣＡ　Ｓバッファ回路へ与えられる。Ｅ　ｘｔ。

ＣＡＳのｌｌ　Ｌ　＋ｔへの移行をトリガとして“Ｌ″
からパＨ＃へ移行する内部ＣＡＳ信号（以下、ｌ　ｎｔ
。

ＣＡＳと記す）が内部ＣＡＳバッフ１回路からアドレス
バッフ７回路へ与えられる。アドレスバッフ７回路はｒ
ｎｔ、ＣＡＳの°ｔ　Ｈｔ”への移行をトリガとして列
アドレスを取り込み、内部列アドレスを発生する。この
内部列アドレスは列デコーダに与えられ、列デコーダに
より列アドレスに対応する１本のピッ１〜線が選択され
る。以上の動作により行アドレスと列アドレスで指定さ
れる１つのメモリセルが選択され、この選択されたメモ
リセルの情報が読出される。

次に、Ｅｘｔ、ＣＡＳが“Ｈ１１の不活性状態になり、
内部ＣＡＳバッファ回路の出力である内部ＣＡＳ信号（
以下、Ｉｎｔ、ｃＡｓと記すンはＬ″からＨ＃となる。

この°゛Ｈ″のｉｎ（ＣＡＳＧＣより列デコーダおよび
データ出力回路がリセットされる。次に再びＥｘｔ、ｃ
ＡｓがＬ″となり、新しい列アドレスが取り込まれ、こ
の新しい列アドレスに対応するピント線が選択されて新
しく選択されたメモリセルの情報が読出される。上述の
動作をＥｘｔ、ＲＡＳがＬ”の期間繰返す。したがって
、行アドレスは同一状態を保持しているので、ページ・
モードは列アドレスのみを変化サセてピント線を切換゛
え、１本のワード線に接続されるメモリセルから順次１
ｉ？報を読出すモードと言うことができる。この一連の
動作により、行と列をすべて指定丁必要がないので高速
の読出しが可能となる。書込みを行うには、出力バッフ
７回路を入カバツフ？回路とし、データの流れを逆にす
ればよい。

一方、近来ニブル・モードとして祈しいデータ読出し７
／書込み方法が提案され、６４にビットダイナミックＲ
ＡＭ、２５６にダイナミックＲＡＭなどにおいて実用化
されようとしているユこのニブル・モードは、たとえば
、１９８１年ＩＥＥＥ。

Ｉ　　ｎｔｅｒｎａｔｉｏｎａｌ　　　Ｓ　ｏｌｉｄ　
−３ｔａてｅ　　　ＣｒｉｃｕｉｔｓＣｏｎｆｅｒｅｎ
ｃｅの　Ｄ　ｔｇｅｓｔ　　ｏｆ　　Ｔ　ｅｃｈｎｉｃ
ａｌ　　ｐａｐｅｒｓのｐ、８４にＳ、Ｓ、　５ｈｅＮ
ｉｅｄらによッテ紹介されている。

第８図はニブル・モードにおける外部入力信号のタイミ
ングを示す図である。

第９図はニブル・モード動作が可能な６４にピットダイ
ナミックＲＡＭの構成の一例を示す図である。第９図に
おいて、ＲＡＭの構成について記憶部、ワード線・選択
系、ビット線選択系、データ出力系について順に述べる
。

記憶部は、２５６本のワード線ＷＬ○〜ＷＬ２５５と２
５６本（Ｄピット１ｌＢＬｏ−ＢＬ２５５とを含む。ワ
ード線とピッ１−線との交点に対応し゛（１１［１ｉ１
のメモリセルＭＣが設けられ、各々のメモ、リセルＭＣ
はワード線とビット線とに接続される。

記ｇｉ部は３２にビットずつに２分割され、中央に、情
報信号を増幅するセンスアンプＳＡＯ〜５Ａ２５５がそ
れぞれピン１〜線ＢＬＯ〜１３Ｌ２５５に接続される。

ワード線選択系は、ＥＸｔ、ＲＡＳを受けてｌ　ｎｔ。

ＲＡＳをアドレスバッファ回路ＡＯ−Ａ７の各々へ与え
るＲＡＳバッファ回路ＲＢと、Ｊｎｔ、ＲＡＳにより行
アドレスを取り込み、行アドレス信号を行デコーダに与
えるアドレスバッファ回路ＡＯ〜Ａ７と、アドレスバッ
フ７回路ＡＯ〜Ａ７からの行アドレス信号をデコードし
て行アドレス信号に対応する１本のワード線を選択する
行デコーダＲＤとから構成される。

ビットｉｉ択系は、ＥＸｔ、ＣＡＳを受けて１　ｎｔ。

ＣＡＳをアドレスバッファ回路ＡＯ〜Ａ７へ与えるＣＡ
Ｓバッファ回路ＣＢと、ｉｎｔ、ｃＡｓを受けて列アド
レスを取り込み、列デコーダ回路ＣＤに列アドレス信号
を与えるアドレスバッファ回路Ａ○〜Ａ５と、アドレス
バッフ７回路ＡＯ〜Ａ５からの列アドレス信号を受けて
デコードし、４本のビット線を同時に選択する列デコー
ダＣＤから構成される。

データ出力系は、列デコーダＣＤにより選択された４ビ
ツトの情報を対応するセンスアンプ、列デコーダＣＤ、
信号１！　Ｉ　１０１〜ｌ１０４を介して１ビツトずつ
保持するデータレジスタＤＲ１〜ＤＲ４と、データレジ
スタからの信号を受けてシリアルに外部装置’＼比出力
る出力バッファ回路ＯＢとを含む。データレジスタＤＲ
Ｉ〜ＤＲ４と出カバソファ回路ＯＢとの経路には、たと
えば電界効果型トランジスタで構成されるスイッチＳＷ
１〜ＳＷ４がそれぞれ設けられる。トランジスタスイッ
チＳ〜■１〜ＳＷ４のゲート電極はスイッチＳＷ１〜Ｓ
Ｗ４をそれぞれ導通制御するデータセレクトＤＳＩ〜Ｄ
Ｓ４に信号線Ｙ　Ｉ　Ｎ　−Ｙ４　Ｎを介してそれぞれ
接続される。データセレクトＤＳ１〜ＤＳ４はシフ１〜
レジスタＳＲを形成する。データセレクトＤＳ１〜ＤＳ
４により形成されるシフトレジスタＳＲにはアドレスバ
ッファ回路Ａ６゜Ａ７からの信号が与えられ、その信号
に対応するデータセレクトが選択される。このことによ
り、対応するスイッチが選択されてオン状態となり、対
応するデータレジスタに保持されている情報が読出され
る。また、ＣＡＳバッファ回路ＣＢからのＩｎｔ、ＣＡ
Ｓはまた、データレジスタＤＲ１〜ＤＲ４、シフトレジ
スタ５ＲＪ５よび出力バッフ１回路ＯＢへ与えられ、そ
れぞれの回路の動作タイミングを制御する。以下、第８
図、第９図を参照してニブル・モードの読出しについて
説明する。

まずＥｘｔ、ＲＡＳがＬ′°となりＲＡＳバッファ回路
ＲＢが動作する。ＥＸｔ、ＲＡＳの“Ｌ”への移行をト
リガとしてＲＡＳバッフ？回路ＲＢからの出力であるＩ
ｎｔ、ＲＡ、ＳがＬ　１１から１１８　Ｉ＋になる。■
ｎｔ、ＲＡｓの１１１　ＩＦから’　ｌ−１”　ヘの移
行がアドレスバッファ回路ＡＯ−Ａ７のトリガとなり、
行アドレス信号がアドレスバッファ回路Ａ０−Ａ７．行
デコーダＲＤに取り込まれ、２５６本のワードＩＷＬＯ
−ＷＬ２５５のうちの対応する１本のワード線が選択さ
れる。

次に、３ｘｔ、ＣＡＳが°°Ｌ″となり、これをトリガ
としてＣＡＳバッフ？回路ＣＢが動作し、その出力１ｎ
ｔ、ＣＡＳがＬ′″からＨ″へ移行する。ＩＩ　Ｈ＃の
Ｉｎｔ、ＣＡＳに同期してアドレスバッファ回路ＡＯ〜
Ａ７が動作し、列アドレス信号を取り込む。アドレスバ
ッファ回路Ａ　Ｏ＝　Ａ　５からの出力信号は列デコー
ダＣＤに与えられ、列デコーダＣＤは２５６本のビット
櫟８ＬＯ−ＢＬ２５５のうちバッファ回路ＡＯ〜Ａ５が
らの列アドレス信号に対応した連続する４本のビン１〜
線を同時に選択する。以上の動作により、４つのメモリ
セルが選択され、選択されたメモリセルの情報はセンス
アンプ、列デコーダＣＤ１信号ａ１１０１〜ｌ１０４を
介してデータレジスタＤＲ１〜ＤＲ４に与えられる。デ
ータレジスタＤＲ１〜ＤＲ４は与えられた情報をそれぞ
れ保持する。このとき、シフトレジスタＳＲ，出力バッ
フ１回路Ｏ８にはＪｎｔ、ＣＡＳが与えられており、動
作状態となっている。また、アドレスバッフ７回路Ａ６
．Ａ７からの信号がシフトレジスタＳＲに与えられ、対
応するデータセレクトが選択されて、対応するトランジ
スタスイッチが導通する。したがって、導通状態となっ
たスイッチに接続されるデータレジスタに保持されてい
る情報が出力バッファ回路ＯＢを介して出力される。

次に、第８図に示されるように、Ｅｘｔ、ＲＡＳが°’
Ｌ”の状態で、ＥＸＥ、ＣＡＳを一度”Ｈ”　にし、再
び“Ｌ”にするとシフトレジスタＳＲが動作し、最初に
選択されて導通状態となっていたスイッチが非導通とな
り、次のスイッチが導通状態となる。たとえば、最初ア
ドレスバッファ回路へ６、Ａ７からの信号によりスイッ
チＳＷ１のみがデータセレクトＤＳ１により選択されて
導通状態となっていれば、次にスイッチＳＷ１が非導通
となり、スイッチＳＷ２のみが導通状態となるつこの動
作を繰返すことにより、外部アドレスに無関係にシフト
レジスタＳＲが動作し、最初に選択された４ビツトの情
報が順次読出される。

以上のように、ニブル・モードにおいてはＥ　ｘｔ。

ＲＡＳを“Ｌ　ＩＩに保持した状態でＥｘｔ、ＣＡＳを
“Ｈ″→“Ｌ　ＩＩ→１１　ＨＩＴ→“Ｌ　ＩＩと変化
させることによりデータレジスタＤＲＩ〜ＤＲ４に保持
されたデータが順次読出される。データを書込むには出
力バッファ回路を入力バッフ１回路とし、データの流れ
を逆にすればよい。

上述のように、ニブル・モードはページ・モードと異な
り、毎回改めて列アドレスを指定して、ビン１−橡を選
択する８ｋＥがなく、ページ・モードよりさらに高速に
データを読出すことができる。

しかし、ニブル・モードにおいては、最初に選択された
４ビツトのデータしか読出せない欠点がある。

［発明が解決しようとする問題点］上述のように、ページ・モードとニブル・モードとは半
導体記憶装置内の動作が全く異なるにもかかわらず、１
７図、第８図から見られるようにＥｘｔ、ＲＡＳとＥ　
ｘｔ、　ＣＡ　Ｓ　（７）ター（ミング関係が全く同じ
であるので、従来の半導体記憶装置では両モードの区別
がつかず、どちらか一方のモードのみサポート可能であ
った。

この発明の目的は、上述の従来の半導体記憶装置の欠点
を除去し、ページ・モードとニブル・モードとのどちら
のモードでも動作可能な４！導体記憶装置を提供するこ
とである。

［発明のｔか成および作用］この発明は、要約すれば、ページ・モードとニブル・モ
ードのモードを切換える信号な半導（木記憶装誼に与え
ることにより、同一の半導体に憶ヱＣ置上でページ・モ
ードとニブル・モードの動作が可能であり、さらにモー
ド切′！Ａ＠号を適当に制御することによりＥＸＥ．Ｒ
ＡＳが“Ｌ　ＩＩの１！Ｊ間中にニブル・モードとペー
ジ・モードが交互に行なわれる連続ニブル・モード動作
も可能にした、半導体記憶装置である。

構成は、従来のニブル・モード可能な半導体記憶装置に
動作モードを指定する信号を発生するべ一ジ／ニブル切
換信号発生１５］路と第１および第２のＣＡＳバッファ
回路を設ける。

第１のＣＡ　Ｓバッファ回路はＥＸＥ、ＣＡＳ信号を受
けて反転させて信号ＣＡＳ１を発生し、その信号はベー
ジ／ニブル切換信号発生回路と、データを保持するデー
タレジスタを選択するデータセレクトシフトレジスタと
、出力バック１回路とに与えられる。

ページ、／ニブル切換信号発生回路は外部から与えられ
るモードを指定する信号ＥＸｔ、ｌ’ＪＭと、ＲＡＳバ
ッファ回路からのＥｘｔ、ＲＡＳに同期して発生される
信号ＲＡＳと、ＣＡＳｌとを受ける。

ページ／ニブル切換信号発生回路は上記の信号を８１を
１〜リガとして立上がり、ＲＡＳをトリガとして立下が
る＠号ＣＡＳＣとを発生し、これらの信号を第２のＣＡ
Ｓバッファ回路へ与える。

第２のＣＡＳバッフ７回路はＮＭとＣＡＳＣとを受ける
ＯＲゲートと、ＯＲゲートからの出力とＥｘｔ、ＣＡＳ
とを受けるＮ２へＮＯゲートとを回路の初段に持つ。第
２のＣＡＳバッファ回路からの信号はＮＡＮＤゲートか
らの信号ＣＡＳ２と、ＣＡＳ２を反転させた信号ＣＡＳ
２とがアドレスバッファ回路と列デコーダとデータレジ
スタとへ与えられ、それぞれの回路の動作タイミング信
号となる。

このような構成にすれば、ｌ：ｘｔ、ＮＭがＬ　１１の
ときは、１ＲＡＳサイクルでのデータの読出しく書込み
）がＥ　ｘｔ、　ＣＡ　Ｓの変化に関係なく、最初に選
択された４ビツトのデータが順次読出しく書込み）され
、ニブル・モードとなる。ｆ：Ｘｔ。

ＮＭがＨ″のときは１　ＲＡＳサイクルにおいて列デコ
ーダ等がＥＸｔ、ｃＡｓの変化に応じてセット、リセッ
トを繰返し、ページ・モードとなる。

したがって動作モードがＥｘｔ、ＮＭにより選択でき、
同一の半導体記憶装置で両モードの動作が可能となるば
かりでなく、ｆ：ｘｔ、ＮＭを適当に１ｌｉＩＪ′ｍす
ることにより連続ニブル動作が可能となる。

［実施例］以下、この発明の一実施例を図を用いて説明する。

第１図は、この発明の一実施例である６４にピットダイ
ナミックＲＡＭからなる半導体記ｍ装置の構成を示す図
である。第１図の半導体記憶装置において、第９図の従
来の半導体記憶装置と異なり、ページ・モードとニブル
・モードのどちらの動作も可能なように、Ｅ　ｘｔ、　
ＣＡ　Ｓを受ける２つのＣＡＳバッファ回路ＣＢ１．Ｃ
Ｂ２と、外部から与えられるモードを指定する信号Ｅｘ
ｔ、ＮＭとＲＡＳバッファ回路ＲＢからの信号ＲＡＳ、
ＲＡＳを受けて、ニブル・モードとページ・モードとを
切換える信号ＮＭ、ＣＡＳＣをＣＡＳバッファ回路ＣＢ
２へ与えるベージ／ニブル切換信号発生回路ＰＮとが設
けられる。

ＣＡＳバッフ？回路０８１は従来のページ・モード可能
なＣＡＳバッファ回路と全く同一の回路構成を持つ。Ｃ
ＡＳバッファ回路ＣＢＩからの信号ＣＡＳＩ、ＣＡＳＩ
はシフトレジスタＳＲと出力バッフ７回路ＯＢとへ与え
れ、それぞれの回路の動作タイミングを制御する。

また、ＣＡＳパンフ？回路Ｃ８１の出力ＣＡＳ１はベー
ジ／ニブル切換信号発生図ＩＭＰＮへも与えられる。

第２図は、ＣＡＳバッフ７回路ＣＢＩの回路構成の一例
を示す図である。但し、この発明の説明に関係のない回
路は省略されている。第２図において、ＣＡＳバッファ
回路ＣＢ１は、ＥＸｔ、ＣＡＳをゲート電極にそれぞれ
受けるＮチャンネルＭＯＳトランジスタ２，５と、一方
の導通領域が電源配［１７に接続されるＮチャンネルＭ
Ｏ３ｌ−ランジスタ１．４と、一方の導通領域がＲＡＳ
を受け、かつゲート電極が電極配線７に接続されるＮチ
ャンネルＭＯＳトランジスタ３とを含む。トランジスタ
１とトランジスタ２はノードＡを介して直列に接続され
、トランジスタ４とトランジスタ５はノードＣを介して
直列に接続される。トランジスタ１とトランジスタ２と
の抵抗比（物理的サイズ比）およびトランジスタ４とト
ランジスタ５との抵抗比は回路動作が安定になるように
とられている。トランジスタ３の他方の導通ＷＡ域とト
ランジスタ１．４のゲート電極とはノードＢを介して接
続される。ノードＡとノードＢの間には、回路の高速動
作および出力レベルの安定化をもたらすためのブートス
トラップ容１６が接続される。ノードＣからの出力信号
は増幅器９により１幅されてＣＡＳｌとなり、また、増
幅器９からの信号を受けて反転させろインバータ１０か
らの出力信号はＣＡＳｌとなる。

この回路構成においては、ＲＡＳがＨ″のとき、Ｅｘｔ
、ＣＡＳはノードＣから常に反転されて増Ｑｉ器９へ出
力される。ＲＡＳが“Ｉ−”のときＥｘｔ、ＣＡＳは常
にｌ　ＨｎでありノードＣからの出力信号はＬ　Ｔｌと
なる。したがって、ＣＡＳｌはＥＸｔ、ＣＡＳに同期し
、かつ位相が反転した信号であり、ＣＡＳｌはＥ　ｘｔ
、　ＣＡ　Ｓと同期しかつ同相の信号である。

第３Ａ図は、この発明の特徴であるＣＡＳバッフ？回路
ＣＢ２の回Ｕｔｆｉ成の一例を示す図である。

第３Ｂ図は、第３Ａｌｆｆｌの回路をロジックで示した
図である。

第３Ａ図において、Ｎチャンネル〜１０Ｓトランジスタ
２１，２３とＮチトンネルＭｏＳトランジスタ２２．２
４とがそれぞれＯＲ回路を形成する。

ＮチャンネルＭＯＳトランジスタコ２が１ヘランジスタ
２１．２３と、またＮチャンネル１〜（Ｏ３）−ランジ
スタ１５がトランジスタ２２．２５とそれぞれ直列に接
続される。また、Ｎ′ｆ＋７ンネルＭＯＳトランジスタ
１１．’１３．１４とブー１−ストラップ容ｆｆ１１６
は、第２図のトランジスタ１，３．４とブートストラッ
プ容量６と同じ回路構成をとる。

Ｍｏ８　トランジスタ２１とＭｏ８　トランジスタ２２
のゲート電極には高速動作のモードを指定する信号ＮＭ
が与えられ、ＭｏＳトランジスタ２３とＭｏ８　Ｉ−ラ
ンジスタ２４のゲート電極には通常動作モードまたは高
速動作モード（ページ・モードまたはニブル・モード）
の指定を行なうＣＡＳＣが与えられる。また、トランジ
スタ１２．１５のゲート電極にはＥ　ｘｔ、　ＣＡ　Ｓ
が与えられる。ノードＤからの出力は増幅器１つにより
信号ＣＡＳ　２　　　　　・となり、またＣＡＳ２はイ
ンバータへ与えられてＣＡＳ２となる。第３Ａ図の回路
構成においては、第３Ｂ図にロジックで示されるような
動作を行なう。出力信号ＣＡＳ２とＣＡＳ２はアドレス
バッファ回路ＡＯ−Ａ７．列デコーダＣＤ、データレジ
スタＤＲ１〜ＤＲ４の動作タイミングの制御に用いられ
る。動作モードを指定する信号ＣＡＳＣとＮＭはベージ
／ニブル切換信号発生回路ＰＮから発生される。

第４図はこの発明によるベージ／ニブル切換信号発生回
路の信号ＣＡＳＣを発生する回路構成の一例を示す図で
ある。第４図において、用いられるトランジスタはすべ
てＮチャンネルＭＯＳトランジスタである。回路構成は
、そのゲート電極にＣＡＳバッファ回路ＣＢＩからの信
号ＣＡＳＩを受けるトランジスタ２５．３０．３２と、
ＲＡＳバッファ回路Ｒ８からの信号ＲＡＳをそのゲート
電極に受けるトランジスタ２９とを含む。回路の高速動
作性と出力レベルの安定性を確保するためのブートスト
ラップ容旦３３が設けられる。■。

。は電源電位である。

第４図に示される回路構成においては、トランジスタ３
１とトランジスタ３２の接点からの出力信＠ＣＡＳＣの
立下がりは、第１のＣＡＳバッファ回路０８１からの信
号ＣＡＳ１の“Ｈ”への移行をトリガどして“Ｌ″とな
り、立上がりはＲＡＣバッファ回路ＲＢからの信号ＲＡ
ＳがＨ″になるのを１−リガとしてＨ″になるよう構成
される。、ｔなわち、ＣＡＳＣが″Ｌ′の期間は動作モ
ードの１サイクルに対応する。

第５図１よこの発明によるベージ／ニブル切換信号発生
回路Ｐ　Ｎのモード指定信号ＮＭを発生する回路を示す
図である。第５図において、Ｅｘｔ、ＮＭをゲートｆｆ
１ｆｆｉに受けるＮチャンネルＭＯＳトランジスタ３６
と、ゲート電極が電源電位Ｖｃｃを、一方導通領域がＲ
ＡＳバッフ７回路ＲＢからの信号ＲＡＳを受けるＮチャ
ンネルＭＯＳトランジスタ３４とを含む。また、負荷Ｎ
チャンネルＭＯＳトランジスタ３５と、プートストラッ
プ容量３７をも含む。トランジスタ３５はトランジス９
３６と直列に接続され、トランジスタ３５のゲート電極
はトランジスタ３４の他方導通領域に接続される。プー
トストラップ容最３７はトランジスタ３６，３５の接続
点とトランジスタ３５のゲート電極との間に接続される
。トランジスタ３５．３６の接続点からの出力ＮＭはイ
ンバータ３８により反転される。この回路構成において
は、入ツク信号Ｅ　ｘｔ、ＮＭと出力信号ＮＭとは同期
しかつ同位相の信号となる。ｌ：Ｘｔ、Ｎ〜１がＬ″は
ニブル・モードを、Ｈ”はページ・モードを指定する。

第６図は外部信号Ｅ　ｘｔ、　ＲＡ　Ｓ　、　Ｅ　ｘｔ
、　ＣＡ　Ｓ　。

ＥＸｔ、ＮＭと、バッファ回路Ｃ８１，ＣＢ２．ＲＢと
切換信号発生回路ＰＮとからのそれぞれの出力信号のタ
イミングを示す図である。第６図において、矢印はトリ
ガとなる信号の流れを示す。また、□ｏｕｔは出力デー
タを示す、、以下、第２図ないし第６図を参照して読出
し時における各回路の動作について説明する。

まず、ＥＸｔ、ＲＡＳが“ＨＩｔからＬ　”　ニなり、
半導体記憶装置が動作状態となる。ＲＡＳバッファ回路
ＲＢはＥｘｔ、ＲＡＳを受けてその位相を反転させて出
力するので、ＲＡＳバッファ回路ＲＢの出力信号ＲＡＳ
はＥｘｔ、ＲＡＳに同期しかつ位相が反転した信号であ
る。ＲＡＳが°Ｈ″になると、第２図に示されるＣＡＳ
バッファ回′ｔ８ｃＢ　１のノード８の電位はトランジ
スタ３を介して°゛Ｈ′′に充電される（ブートストラ
ップ容量６も充電される。）、ノードＢの電位がＨ″に
なればトランジスタ１，４のゲート電位は°Ｈ″となり
、両方のトランジスタ１，４はオン状態となる。このと
きＥＸｔ、ＣＡＳが１１　ＨＩＩであればＭｏ８　Ｉ−
ランジスタ２，５もオン状態となり、ノードＡ、Ｃの電
位はともに“Ｌ”となる。次に、Ｅｘｔ、ＣＡＳがＬ　
”となるとＭＯＳトランジスタ２，５はともにオフ状態
となり、ノードＡ、Ｃの電位は“Ｈ”となる。すなわち
、ＲＡＳがＨ′の下でＣＡ　Ｓバッファ回路Ｃ８１の出
力信号であるＣＡＳｌはＥｘｔ、ＣＡＳに同期した反転
信号となる。したがって、ＣＡＳＩをトリガとして発止
される信号ＣＡＳＩはＥＸｔ、ＣＡＳに同期した同相の
＠号となる。ＣＡＳｌ、ＣＡＳｌはシフトレジスタＳＲ
および出力バッフ１回路ＯＢの動作を制御しているので
、これらの回路はＥｘｔ、ＣＡＳに同期して動作、リセ
ットを謀返す。

ページ／ニブル切換信号発生回路Ｐ　Ｎの出力信号ＣＡ
ＳＣは第４図に見られるように、その入力信号ＣＡＳ１
のＨ”　（Ｅｘｔ、ＣＡＳが“Ｌ　Ｉｔになる）への移
行をトリガとしてＬ″へ立下がり、ＲＡＳバッファ回路
ＲＢからの信号ＲＡＳが“Ｈ″（１：ｘｔ、ＲＡＳが’
ｌ−１”）に移行するのをトリガとして“Ｈ″へ立上が
る。

まＩ；、第８図に見られるように、ページ／ニブル切換
信号発生回路ＰＮからの動作モード指定信＠ＮＭはＲＡ
Ｓが“ＨＴｌの下でＥｘｔ、ＮＭに同期した信号となる
。

第３Ａ、第３Ｂ図に見られるように、第２のＣＡＳバッ
フ？回路ＣＢ２の初段はＮＭとＣＡＳＣとの論理和をと
った出力とＥｘｔ、ＣＡＳとの論理積を反転させる回路
構成となっている。ＣＡＳバッフ７回路ＣＢ２の出力信
号ＣＡＳ２がＬ　ＩＴからＨ″になる立上がり時は、Ｍ
ｏＳトランジスタ１２．１５がオフ状Ｍ　（Ｅｘｔ、Ｃ
ＡＳが’Ｌ”）になるか、ＭＯＳトランジスタ２１．２
３とＭＯＳトランジスタ２２．２４がともにオフ状態（
ＮＭ、ＣＡＳＣがともに“Ｌ”）になることにより決定
される。したがって、通常モード時、ページ・モード時
、およびニブル・モードの先頭アドレス時のそれぞれに
、ｊ５レプる列アドレスを取り込むときは、ＣＡＳＣか
ＮＭの少なくともどちらか一方は“Ｈ″なので、ＣＡＳ
２の゛Ｌ″からＨ′′への立上がりはＥｘｔ、ＣＡＳの
Ｌ′・への移行をトリガとして行なわれる。

一方、ＣＡＳ２がＬ″になるのは、Ｍ　ＯＳ　ｌ−ラン
ジスタ１２．１５がオン状態となる（　Ｅ　ｘｔ。

ＣＡＳが“’Ｈ”）と同時に、ＭｏＳトランジスタ２１
．２２またはＭＯＳトランジスタ２３．２４の少なくと
もどちらか一方がオン状態となる（ＮＭまたはＣＡＳＣ
の少なくともどちらか一方が”Ｈ”）場合である。した
がって、通常モード時。

ページ・モード時にはＮ　ＭとＣＡＳＣの少なくともど
ちらか一方は“°Ｈ″なので、Ｅ　ｘｔ、　ＣＡ　Ｓが
″“ＨＩＩとなった時点でＣＡＳ２が″“Ｌ　”になる
。

ここで第９図のページ・モード時は、Ｅｘｔ、ｃＡＳよ
りＥＸｔ、ＮＭが遅れて“Ｕ　ＰＩから−Ｉ　ＨＩＴ　
ニする場合を示している。この場合は、ＮＭのＨ”への
移行をトリガとしてＣＡＳ２が１４　Ｌ　１９になる。

また、ＣＡＳ２はＣＡＳ２をトリ力として発生されてい
る。したがって、ＮＭおよびＣＡＳＣがともにＬ″であ
るニブル・モード期間中は、Ｅｘｔ。

ＣＡＳの状態によらず、ＣＡＳ２およびＣＡＳ２はとも
に変化せずに一定の状態を保つ。

しかし、ＮＭが“ＨＩＩであるページ・モード時および
ＣＡＳＣが“Ｈ”である通常モード時においては、ＣＡ
Ｓ２．ＣＡＳ２はともにＥｘｔ、ＣＡＳに同期してその
信号レベル（Ｈ”または“Ｌ　ＩＴ）が変化する。

ＣＡＳ２は列アドレスの発生（ＣＡＳ２はアドレスバッ
ファ回路ＡＯ〜Ａアヘ与えられており、６個のアドレス
バッファ回路ＡＯ−Ａ５の出力は列デコーダＣＤへ与え
られている）と、列デコーダＣＤからの信号を受けて選
択された情報を保持するデータレジスタＯＲ１〜ＤＲ４
の起動とを制御する。また、ＣＡ　Ｓ　２は列デコーダ
ＣＤとデータレジスタＯＲ１〜ＯＲ４のリセットに用い
られる。

ニブル・モード時には、Ｅｘｔ、　Ｎ１ＶＩが′″Ｌ”
であり、ＣＡＳ２．ＣＡＳ２がともに変化しないので、
データレジスタＯＲ１〜ＤＲ４と列デコーダＣＤはその
ときの状態を保っている。このときＣＡＳｌはＥ　ｘｔ
、　ＣＡ　Ｓに同期して発生されるので、シフトレジス
タＳＲのデータセレクト０８１〜ＤＳ４および出力バッ
フ７回路ＯＢはＣＡＳｌの変化に応じて動作する。この
ことにより、データレジスタＤＲ１〜ＤＲ４に保持され
る情報が、アドレスバッファ回路Ａ６．Ａ７からの信号
に対応して選択されて出力バッフ？回路ＯＢより順次読
出される。

一方、ＥＸＥ、ＮＭがＨ″のページ・モード時ニハ、ε
ｘｔ、ｃＡｓが“Ｈ”ならばＣＡ３２は１１　Ｌ”とな
るので、データセレクトＤＳＩ〜ＤＳ４および出力バッ
フ７回路ＯＢに加えてデータレジスタＤＲ１〜ＤＲ４，
列デコーダＣＤ、アドレスバッファ回ＩＡＯ〜Ａ７など
がすべてリセットさ枕、ＥＸｔ、ＣＡＳの変化に応じて
新しい列アドレスを取込むことができ、ページ・モード
動作が可能となる。データを書込むには、出力バッファ
回路を入力バッファ回路とし、データの流れを逆にすれ
ばよい。

したがって、Ｅｘｔ、ＮＭを°゛Ｌ゛′に固定すればニ
ブル・モードＧ１能付きの半導体記憶装置となり、Ｅｘ
ｔ、ＮＭをＨ”に固定すればページ・モード別能付きの
半導体記ＩＩ！装置となる。

また、ＥＸｊ、ＮＭ／ｉ：適当なタイミングで変化させ
ることによりニブル・モードの先頭アドレスにプル・モ
ード時の列アドレス）をページ・モードで変化させるペ
ージ−ニブル・モード（３Ｉ続ニブル・モード）動作が
可能となり、飛躍的にアータレ−１−を向上させること
ができる。

なお上記実施例においては６４にビットダイナミックＲ
Ａ　Ｍを一例として示したが、他のたとえば２５６にビ
ットダイナミックＲＡＭにおいても同填である。

［発明の効果］以上のように、この発明によれば、ニブル・モードとペ
ージ・モードの動作が同一の半導体記憶装置上で可能と
なり、かつニブル・モードとページ・モードとを交互に
行なう連続ニブル・モード動作も可能となる。

【図面の簡単な説明】

第１図はこの発明によるページ・モードおよびニブル・
モード動作が可能な半導体記憶装置のブロック図である
。第２図は第１図の第１のＣＡＳバッファ回路ＣＢＩの
回路構成の一例を示す図である。第３Ａ図は第２図の第
２のＣＡＳバッファ回路ＣＢ２の回路構成の一命を示す
図である。第３Ｂ図は第３Ａ図の回路構成をロジックで
示した図である。第４図は第１図のページ／ニブル切換
信号発生回路のＣＡＳＣ信号発生回路の溝底を示す図で
ある。第５図は第１図のページ／ニブル切換信号発生回
路のＮＭ発生回路の回路構成を示す図である。第６図は
第１図の半導体記憶装置の内部発生＠号のタイミング図
である。第７図はべ−ジ・モードの動作時のタイミング
図である。第８図はニブル・モード動作時のタイミング
図である。第９図はニブル・モードが可能な半導体記憶装置のブロ
ック図である。図において、１〜５，１１〜１５．２１〜２４゜２５〜
３２．３４〜３６はＭＯＳトランジスタ、６．１６，３
３．３７はプートストラップ容量、９．１９は増幅器、
１０．２０．３８はインバータ、ＣＤは列デコーダ、Ｃ
Ｂ１．ＣＢ２はＣＡＳバッファ回路、ＲＢはＲＡＳバッ
ファ回路、ＰＮはベージ／ニブル切換信号発生回路、Ａ
Ｏ−Ａ７はアドレスバッファ回路。なお、図中、同符号は同一または相当部を示す。代　　理　　人　　　　　大　　岩　　増　　雄第２図第３Ａ図ＡＳ第３Ｂ図ＣＡＳ２　　　　ＣＡＳ２第４図第５図第７図行アＰしス　　　２Ｉｎ−＝Ｘ　　　　　　　　　列ア
ト・し入　　　　　　　９１７ししＺ第８図ぐテ］→−ピｌりｈ１７＆−レ又ｏｕｔデー？テ”−７〒′−７テゝ７

Claims

【特許請求の範囲】

（１）複数の行および複数の列からなるマトリクス状に
配列される、記憶すべき情報を記憶する複数個の記憶手
段を有し、前記複数の行から選択すべき行を指定する第１の指定手
段と、前記第１の指定手段からの行指定情報を受けて対応する
行を選択する第１の選択手段と、前記複数の列から選択すべき列を指定する第２の指定手
段と、前記第２の指定手段からの列指定情報を受けて対応する
列を選択する第２の選択手段と、前記第１および第２の選択手段により選択された記憶手
段に記憶された情報または記憶されるべき情報を保持す
る手段と、前記保持手段に保持される情報を選択して読出しまたは
書込む手段と、第１の動作タイミング信号を発生する手段と、前記第１
の動作タイミング信号発生手段からの第１の動作タイミ
ング信号を受けて前記第１の指定手段の動作を制御する
第１の制御手段とを含む半導体記憶装置であつて、第１のモードと第２のモードを含む動作モードを有し、第２の動作タイミング信号を発生する手段と、前記第２
の動作タイミング信号発生手段から与えられる第２の動
作タイミング信号を受けて前記選択読出・書込み手段の
動作タイミングを制御する第２の制御手段と、前記第１または第２の動作モードを指定する信号を発生
する手段と、前記動作モード指定信号発生手段からの動作モード指定
信号と前記第１の制御手段からの信号とを受けて、前記
動作モード指定信号と同期しかつ同相の信号を発生する
第１の信号発生手段と、前記第１および第２の制御手段
からの信号を受けて、前記第１の制御手段からの信号に
同期して第１の状態から第２の状態へ変化し、かつ前記
第２の制御手段からの信号に同期して前記第２の状態か
ら前記第１の状態へ変化する信号を発生する第２の信号
発生手段と、前記第１および第２の信号発生手段からの信号を受けて
、前記列指定手段と前記列選択手段と前記情報保持手段
と前記選択読出手段との動作タイミングを制御する第３
の制御手段とをさらに含む、半導体記憶装置。
（２）前記第３の制御手段は前記第１の信号発生手段からの信号と前記第２の信号発
生手段からの信号とを受けてその論理和をとる手段と、
前記第２の動作タイミング信号と前記論理和手段からの
信号とを受けて論理積をとり、その論理積のとられた信
号を反転させる手段とを含む、半導体記憶装置。