JPS6048078B2 - 電子計算機 - Google Patents
電子計算機Info
- Publication number
- JPS6048078B2 JPS6048078B2 JP53089733A JP8973378A JPS6048078B2 JP S6048078 B2 JPS6048078 B2 JP S6048078B2 JP 53089733 A JP53089733 A JP 53089733A JP 8973378 A JP8973378 A JP 8973378A JP S6048078 B2 JPS6048078 B2 JP S6048078B2
- Authority
- JP
- Japan
- Prior art keywords
- microprocessor
- supplied
- data register
- storage device
- external storage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
Description
【発明の詳細な説明】
本発明は外部記憶装置と、その外部記憶装置に対するダ
イナミック型のデータレジスタと、マイクロプロセッサ
とよりなり、データレジスタがマイクロプロセッサより
のクロック信号により制御されるようにした電子計算機
の改良に係わる。
イナミック型のデータレジスタと、マイクロプロセッサ
とよりなり、データレジスタがマイクロプロセッサより
のクロック信号により制御されるようにした電子計算機
の改良に係わる。
先す第１図を参照して従来のこの種電子計算機について
説明する。１は外部記憶装置（メモリアレイ）であつて
、例えば４ビット１ワードのデータコード信号を１６ワ
ード分記憶するための１６×４個のメモリセルから成つ
ている。
説明する。１は外部記憶装置（メモリアレイ）であつて
、例えば４ビット１ワードのデータコード信号を１６ワ
ード分記憶するための１６×４個のメモリセルから成つ
ている。
２は外部記憶装置１に対するダイナミック型データレジ
スタである。
スタである。
データレジスタ２は制御論理回路３を介して外部記憶装
置１に接続されている。そして、外部記憶装置１、デー
タレジスタ２及び制御論理回路３の間に於いて、データ
コード信号のやりとりが行われるように成されている。
５は外部記憶装置１に対するアドレスデコーダ、６は制
御論理回路３に対するモードデコーダである。
置１に接続されている。そして、外部記憶装置１、デー
タレジスタ２及び制御論理回路３の間に於いて、データ
コード信号のやりとりが行われるように成されている。
５は外部記憶装置１に対するアドレスデコーダ、６は制
御論理回路３に対するモードデコーダである。
４はマイクロプロセッサである。
マイクロプロセッサ４よりのポートＰ、〜Ｐ、からはＡ
−Ｄの４ビットのアドレスコード信号が出力されて、こ
れがアドレスデコーダ５に供給され、このアドレスデコ
ーダ５よりのアドレス信号が外部記憶装置１に供給され
るように成されている。マイクロプロセッサ４のポート
Ｐ５〜Ｐ７からは３ビットのモードコード信号が出力さ
れてこれがモードデコーダ６に供給され、このモードデ
コーダ６より得られた網−ド信号が制御論理回路３に供
給されるように成されている。マイクロプロセッサ４の
ポートＰ８からはクロック信号が出力され、これがデー
タレジスタ２に供給されるように成されている。マイク
ロプロセッサ４のポートＰ９〜Ｐ、２からは４ビットｊ
のデータコード信号Ｄ１〜Ｄ４がデータレジスタ２に供
給されると共に、これよりの４ビットのデータコード信
号Ｄ、〜Ｄ、がマイクロプロセッサ４のポートＰ９〜Ｐ
１２に夫々供給されるように成されている。次にこの電
子計算機の動作を説明しよう。ク１ マイクロプロセッ
サ４のポートＰ５〜Ｐ７よりスタンバイ状態を示すモー
ドコード信号が出力され、之に基づいてモードデコーダ
６より得られたスタンバイモード信号が制御論理回路３
に供給される。２マイクロプロセッサ４のボートＰ１〜
Ｐ４より外部記憶装置１の１６ワードのうちの１ワード
に対応するメモリセル群を指定するためのアドレスコー
ド信号が出力されてアドレスデコーダ５に供給され、こ
れよりのアドレス信号が外部記憶装置１に供給される。
−Ｄの４ビットのアドレスコード信号が出力されて、こ
れがアドレスデコーダ５に供給され、このアドレスデコ
ーダ５よりのアドレス信号が外部記憶装置１に供給され
るように成されている。マイクロプロセッサ４のポート
Ｐ５〜Ｐ７からは３ビットのモードコード信号が出力さ
れてこれがモードデコーダ６に供給され、このモードデ
コーダ６より得られた網−ド信号が制御論理回路３に供
給されるように成されている。マイクロプロセッサ４の
ポートＰ８からはクロック信号が出力され、これがデー
タレジスタ２に供給されるように成されている。マイク
ロプロセッサ４のポートＰ９〜Ｐ、２からは４ビットｊ
のデータコード信号Ｄ１〜Ｄ４がデータレジスタ２に供
給されると共に、これよりの４ビットのデータコード信
号Ｄ、〜Ｄ、がマイクロプロセッサ４のポートＰ９〜Ｐ
１２に夫々供給されるように成されている。次にこの電
子計算機の動作を説明しよう。ク１ マイクロプロセッ
サ４のポートＰ５〜Ｐ７よりスタンバイ状態を示すモー
ドコード信号が出力され、之に基づいてモードデコーダ
６より得られたスタンバイモード信号が制御論理回路３
に供給される。２マイクロプロセッサ４のボートＰ１〜
Ｐ４より外部記憶装置１の１６ワードのうちの１ワード
に対応するメモリセル群を指定するためのアドレスコー
ド信号が出力されてアドレスデコーダ５に供給され、こ
れよりのアドレス信号が外部記憶装置１に供給される。
３マイクロプロセッサ４のボートＰ５〜Ｐ７よりイレー
ズモードコード信号がが出力されてモードデコーダ６に
供給され、これよりのイレーズモード信号が制御論理回
路３に供給される。
ズモードコード信号がが出力されてモードデコーダ６に
供給され、これよりのイレーズモード信号が制御論理回
路３に供給される。
尚、このイレーズに要する時間は半導体不揮発性メモリ
の場合は約１０ｍｓｅｃ以上である。４マイクロプロセ
ッサ４のボートＰ５〜Ｐ７よリライトトランスファモー
ドコード信号が出力されてモードデコーダ６に供給され
、これよりのライトトランスファモードコード信号が制
御論理回路３に供給される。
の場合は約１０ｍｓｅｃ以上である。４マイクロプロセ
ッサ４のボートＰ５〜Ｐ７よリライトトランスファモー
ドコード信号が出力されてモードデコーダ６に供給され
、これよりのライトトランスファモードコード信号が制
御論理回路３に供給される。
５マイクロプロセッサ４のボートＰ９〜Ｐｌ。
より外部記憶装置１に書込むべきデータコード信号Ｄ１
〜Ｄ４が出力される。６マイクロプロセッサ４のボート
Ｐ８よりのＲＯョーｒ１ョーＲＯ．，と変化するクロッ
ク信号をデータレジスタ２に供給してマイクロプロセッ
サ４のボートＰ９〜Ｐｌ２よりの４ビットのデージタル
コード信号Ｄ１〜Ｄ４をデータレジスタ２に書込む。
〜Ｄ４が出力される。６マイクロプロセッサ４のボート
Ｐ８よりのＲＯョーｒ１ョーＲＯ．，と変化するクロッ
ク信号をデータレジスタ２に供給してマイクロプロセッ
サ４のボートＰ９〜Ｐｌ２よりの４ビットのデージタル
コード信号Ｄ１〜Ｄ４をデータレジスタ２に書込む。
７マイクロプロセッサ４のボートＰ５〜Ｐ７よリライト
モードコード信号が出力されてモードデコーダ６に供給
され、これよりのライトモード信ｊ号が制御論理回路３
に供給される。
モードコード信号が出力されてモードデコーダ６に供給
され、これよりのライトモード信ｊ号が制御論理回路３
に供給される。
之によりデータレジスタ２に記憶されている４ビットの
データコード信号Ｄ１〜Ｄ４が制御論理回路３を通じて
外部記憶装置１の先に指定されたアドレスのメモリセル
群に書込まれる。尚、この書込み３に要する時間は半導
体不揮発性メモリの場合は略１０瓦Ｓｅｃ以上である。
８データレジスタ２に記憶されているデータコード信号
をリフレッシュするために、少なく共１ＴｒＬｓｅｃに
１回ずつマイクロプロセッサ４のポ４ｒートＰ８よりの
ＲＯョ→ｒ１ョ→ＲＯＪと変化するクロック信号をデー
タレジスタ２に供給する。
データコード信号Ｄ１〜Ｄ４が制御論理回路３を通じて
外部記憶装置１の先に指定されたアドレスのメモリセル
群に書込まれる。尚、この書込み３に要する時間は半導
体不揮発性メモリの場合は略１０瓦Ｓｅｃ以上である。
８データレジスタ２に記憶されているデータコード信号
をリフレッシュするために、少なく共１ＴｒＬｓｅｃに
１回ずつマイクロプロセッサ４のポ４ｒートＰ８よりの
ＲＯョ→ｒ１ョ→ＲＯＪと変化するクロック信号をデー
タレジスタ２に供給する。
９マイクロプロセッサ４のボートＰ５〜Ｐ７よりスタン
バイモードコード信号が出力されてモードデコーダ６に
供給され、これよりのスタンバイモード信号が制御論理
回路３に供給されてスタンバイモードにされる。
バイモードコード信号が出力されてモードデコーダ６に
供給され、これよりのスタンバイモード信号が制御論理
回路３に供給されてスタンバイモードにされる。
一 以降、以上の過程を任意に繰返えしていくものであ
る。
る。
ところでマイクロプロセッサのようにシーケンシャルな
動作を行う制御装置では、同時に２つ以上の制御動作を
行うことはできない。
動作を行う制御装置では、同時に２つ以上の制御動作を
行うことはできない。
従つて上述９の７及び８の動作時はマイクロプロセッサ
４では他の制御動作を行うことができない。その間は夫
々上述したように１０ＴｒＬ，ｓｅｃ以上である。従つ
てそれだけ電子計算機全体の動作時間が長くなつてしま
う。７ 斯る点に鑑み本発明は上述した如き電子計算機
に於いてマイクロプロセッサによる制御を能率よく行つ
て全体としての動作時間を短かくすることのできるもの
を提案せんとするものである。
４では他の制御動作を行うことができない。その間は夫
々上述したように１０ＴｒＬ，ｓｅｃ以上である。従つ
てそれだけ電子計算機全体の動作時間が長くなつてしま
う。７ 斯る点に鑑み本発明は上述した如き電子計算機
に於いてマイクロプロセッサによる制御を能率よく行つ
て全体としての動作時間を短かくすることのできるもの
を提案せんとするものである。
以下に第２図を参照して本発明の一実施例を説ｊ明する
が、第１図と対応する部分には同一符号を付して重複説
明を省略する。本発明では、外部記憶装置１と、この外
部記憶装置１に対するダイナミック型データレジスタ２
と、このデータレジスタ２の内容を外部記憶装置１に書
き込むか又は外部記憶装置１の内容をデータレジスタ２
に読み出すかを制御するマイクロプロセッサ４と、デー
タレジスタ２のデータをリフレッシュする発振器７とを
有し、通常はマイクロプロセッサ４のクロック信号によ
りデータレジスタ２のデータをリフレッシュすると共に
、マイクロプロセッサ４により外部記憶装置１を書き込
み状態に制御するときには、発振器７の出力をデータレ
ジスタ２に供給するようにするものである。本実施例で
は、上述の１〜９の過程に於いて特に３、７及び８の過
程に於いて発振器７よりの発振出力をマイクロプロセッ
サからのクロック信号に換えてデータレジスタ２に供給
するものである。そこで、マイクロプロセッサ４のボー
トＰ８よりのクロック信号と発振器７よりの発振信号と
をオア回路８を介してデータレジスタ２に供給するよう
にする。
が、第１図と対応する部分には同一符号を付して重複説
明を省略する。本発明では、外部記憶装置１と、この外
部記憶装置１に対するダイナミック型データレジスタ２
と、このデータレジスタ２の内容を外部記憶装置１に書
き込むか又は外部記憶装置１の内容をデータレジスタ２
に読み出すかを制御するマイクロプロセッサ４と、デー
タレジスタ２のデータをリフレッシュする発振器７とを
有し、通常はマイクロプロセッサ４のクロック信号によ
りデータレジスタ２のデータをリフレッシュすると共に
、マイクロプロセッサ４により外部記憶装置１を書き込
み状態に制御するときには、発振器７の出力をデータレ
ジスタ２に供給するようにするものである。本実施例で
は、上述の１〜９の過程に於いて特に３、７及び８の過
程に於いて発振器７よりの発振出力をマイクロプロセッ
サからのクロック信号に換えてデータレジスタ２に供給
するものである。そこで、マイクロプロセッサ４のボー
トＰ８よりのクロック信号と発振器７よりの発振信号と
をオア回路８を介してデータレジスタ２に供給するよう
にする。
又、この発振器７の発振の有無はモードデコーダ６より
の制御信号によつて制御され、イレーズモード、ライト
モード及びリフレッシュモードに於いては発振器７より
発振信号を出力させるようにする。尚、６の過程では第
１図の場合と同様にマイクロプロセッサ４のボートＰ８
よりのクロック信号をオア回路８を介してデータレジス
タ２に供給するようにする。外部記憶装置１は之がＭＮ
ＯＳ等のスタティックメモリである場合は必要ないが、
ダイナミックＲＡＭ等の如きダイナミックメモリの場合
は、これも１ｍｓｅｃに１回程度データコード信号のリ
フレッシュをする必要があるので、この場合にはスタン
バイモードのときに発振器７よりの発振信号を外部記憶
装置１に供給するようにする。次に第３図以下を参照し
て本発明の他の実施例を説明するも大部分は第２図の実
施例と同じなのてその違う部分を抽出して説明する。
の制御信号によつて制御され、イレーズモード、ライト
モード及びリフレッシュモードに於いては発振器７より
発振信号を出力させるようにする。尚、６の過程では第
１図の場合と同様にマイクロプロセッサ４のボートＰ８
よりのクロック信号をオア回路８を介してデータレジス
タ２に供給するようにする。外部記憶装置１は之がＭＮ
ＯＳ等のスタティックメモリである場合は必要ないが、
ダイナミックＲＡＭ等の如きダイナミックメモリの場合
は、これも１ｍｓｅｃに１回程度データコード信号のリ
フレッシュをする必要があるので、この場合にはスタン
バイモードのときに発振器７よりの発振信号を外部記憶
装置１に供給するようにする。次に第３図以下を参照し
て本発明の他の実施例を説明するも大部分は第２図の実
施例と同じなのてその違う部分を抽出して説明する。
第３図ては常時発振する発振器７を設け、その出力をア
ンド回路９に供給する。そして、出力端子１０からモー
ドデコーダ６よりの制御信号をアンド回路９に供給して
発振器７よりの発振信号のデータレジスタ２に対する供
給を制御する。尚、１１はマイクロプロセッサ４のボー
トＰ８よりのクロック信号の供給される端子であり、１
２はオア回路８の出力端子てある。このオア回路８より
の出力はデータレジスタ２に供給される。第４図は第２
図の実施例の発振器７の具体構成を示したものであつて
、発振器７として非安定マルチバイブレータを使用し、
一対のトランジスタＱ１、Ｑ２の一方のトランジスタＱ
２のコレクタよりの出力をオア回路８に供給し、一方の
トランジスタＱ１のベースを端子１０に導出し、これよ
りモードデコーダ６よりの制御信号をトランジスタＱ１
のベースに供給して発振器７の発振を制御するようにし
た場合てある。
ンド回路９に供給する。そして、出力端子１０からモー
ドデコーダ６よりの制御信号をアンド回路９に供給して
発振器７よりの発振信号のデータレジスタ２に対する供
給を制御する。尚、１１はマイクロプロセッサ４のボー
トＰ８よりのクロック信号の供給される端子であり、１
２はオア回路８の出力端子てある。このオア回路８より
の出力はデータレジスタ２に供給される。第４図は第２
図の実施例の発振器７の具体構成を示したものであつて
、発振器７として非安定マルチバイブレータを使用し、
一対のトランジスタＱ１、Ｑ２の一方のトランジスタＱ
２のコレクタよりの出力をオア回路８に供給し、一方の
トランジスタＱ１のベースを端子１０に導出し、これよ
りモードデコーダ６よりの制御信号をトランジスタＱ１
のベースに供給して発振器７の発振を制御するようにし
た場合てある。
＋Ｂは電源である。この場合は入力端子１０にｒ１ョの
信号が供給されたとき発振器７は発振する。第５図では
インバータと抵抗器及びコンデンサとを組合せて構成し
た発振器７の前段にアンド回路１３を設け、そのアンド
回路１３の一方の入力端子に発振器７の出力端子をコン
デンサー抵抗器を通じて接続し、入力端子１０からＲｌ
Ｊの制御信号がアンド回路１３に供給されたときは発振
器７が発振し、ＲＯＪのときは発振を停止するようにし
ている。
信号が供給されたとき発振器７は発振する。第５図では
インバータと抵抗器及びコンデンサとを組合せて構成し
た発振器７の前段にアンド回路１３を設け、そのアンド
回路１３の一方の入力端子に発振器７の出力端子をコン
デンサー抵抗器を通じて接続し、入力端子１０からＲｌ
Ｊの制御信号がアンド回路１３に供給されたときは発振
器７が発振し、ＲＯＪのときは発振を停止するようにし
ている。
即ち、アンド回路１３が開かれているときは発振器７の
帰還回路が閉じられるものである。第６図ではインバー
タとコンデンサと抵抗器で構成された発振器７の前段に
ノア回路１４とナンド回路１５との直列回路を接続し、
発振器７の出力端子を抵抗器一抵抗器を通じてノア回路
１４の一方の入力端子に接続し、他方の入力端子に入力
端子１０から制御信号を供給し、ノア回路１４の出力を
インバータ１５を介して発振器７に供給するようにして
いる。この場合には入力端子１０にＲＯ．Ｊの出力が供
給されたとき発振器７は発振しＪ１ョが供給されたとき
は発振を停止するものである。上述せる本発明によれば
、外部記憶装置ど、この外部記憶装置に対するダイナミ
ック型データレジスタと、このデータレジスタの内容を
外部記憶装置に書き込むか又は外部記憶装置の内容をデ
ータレジスタに読み出すかを制御するマイクロプロセッ
サと、データレジスタのデータをリフレッシュする発振
器とを有し、通常はマイクロプロセッサのクロック信号
によりデータレジスタのデータ１をリフレッシュすると
共に、マイクロプロセッサにより外部記憶装置を書き込
み状態に制御するときには、発振器の出力をデータレジ
スタに供給するようにするようにしたので、その間マイ
クロプロセッサは他の制御動作を行うことができ、それ
だけ電子計算機全体の動作時間が短かくなる。
帰還回路が閉じられるものである。第６図ではインバー
タとコンデンサと抵抗器で構成された発振器７の前段に
ノア回路１４とナンド回路１５との直列回路を接続し、
発振器７の出力端子を抵抗器一抵抗器を通じてノア回路
１４の一方の入力端子に接続し、他方の入力端子に入力
端子１０から制御信号を供給し、ノア回路１４の出力を
インバータ１５を介して発振器７に供給するようにして
いる。この場合には入力端子１０にＲＯ．Ｊの出力が供
給されたとき発振器７は発振しＪ１ョが供給されたとき
は発振を停止するものである。上述せる本発明によれば
、外部記憶装置ど、この外部記憶装置に対するダイナミ
ック型データレジスタと、このデータレジスタの内容を
外部記憶装置に書き込むか又は外部記憶装置の内容をデ
ータレジスタに読み出すかを制御するマイクロプロセッ
サと、データレジスタのデータをリフレッシュする発振
器とを有し、通常はマイクロプロセッサのクロック信号
によりデータレジスタのデータ１をリフレッシュすると
共に、マイクロプロセッサにより外部記憶装置を書き込
み状態に制御するときには、発振器の出力をデータレジ
スタに供給するようにするようにしたので、その間マイ
クロプロセッサは他の制御動作を行うことができ、それ
だけ電子計算機全体の動作時間が短かくなる。
第１図は従来の電子計算機の一例を示すブロック線図、
第２図は本発明の一例を示すブロック線図、第３図、第
４図、第５図及び第６図は本発明５の他の実施例の一部
を示す回路図である。 １は外部記憶装置、２はダイナミック型データレジスタ
、３は制御論理回路、４はマイクロプロセッサ、５はア
ドレスデコーダ、６はモードデコーダ、７は発振器てあ
る。
第２図は本発明の一例を示すブロック線図、第３図、第
４図、第５図及び第６図は本発明５の他の実施例の一部
を示す回路図である。 １は外部記憶装置、２はダイナミック型データレジスタ
、３は制御論理回路、４はマイクロプロセッサ、５はア
ドレスデコーダ、６はモードデコーダ、７は発振器てあ
る。
Claims (1)
- １ 外部記憶装置と、該外部記憶装置に対するダイナミ
ック型データレジスタと、該データレジスタの内容を上
記外部記憶装置に書き込むか又は上記外部記憶装置の内
容を上記データレジスタに読み出すかを制御するマイク
ロプロセッサと、上記データレジスタのデータをリフレ
ッシュする発振器とを有し、通常は上記マイクロプロセ
ッサのクロック信号により上記データレジスタのデータ
をリフレッシュすると共に、上記マイクロプロセッサに
より上記外部記憶装置を書き込み状態に制御するときに
は、上記発振器の出力を上記データレジスタに供給する
ようにしたことを特徴とする電子計算機。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53089733A JPS6048078B2 (ja) | 1978-07-21 | 1978-07-21 | 電子計算機 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53089733A JPS6048078B2 (ja) | 1978-07-21 | 1978-07-21 | 電子計算機 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5517855A JPS5517855A (en) | 1980-02-07 |
| JPS6048078B2 true JPS6048078B2 (ja) | 1985-10-25 |
Family
ID=13978956
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53089733A Expired JPS6048078B2 (ja) | 1978-07-21 | 1978-07-21 | 電子計算機 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6048078B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5968893A (ja) * | 1982-10-13 | 1984-04-18 | Fujitsu Ltd | メモリ制御方式 |
-
1978
- 1978-07-21 JP JP53089733A patent/JPS6048078B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5517855A (en) | 1980-02-07 |
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