JPS63166093A - 半導体メモリの制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的コ （産業上の利用分野） 本発明は半導体記憶装置に係シ、特に記憶データのり７
レツシ島を必要とするメモリセルを使用したりフレッシ
ェ型半導体メモリの内部伝達動作の活性化期間を制御す
る回路に関する。

（従来の技術） 従来、リフレッシ為型半導体メモリ、たとえば１個のＭ
Ｏ８型トランジスタと１個のキャパシタとで構成された
メモリセルを使用するメモリとして、ダイナミック型ラ
ンダムアクセスメモリ（以下、ＤＲＡＭと称する）およ
び擬似スタティックＲＡＭ（以下、ＰＳＲＡＭと称する
）が知られている。

このような従来のリフレッシュメモリにおけるワード線
の駆動方式を第６図に示している。即ち、チッグイネー
ブル信号ＣＥが低レベル″′Ｌ”の間はワード線ＷＬが
開き続けるという方式である。

この場合、ＣＩ倍信号長時間低レベルにすると、ワード
線のアクティブグルアップレベルがリークによシワード
線の活性レベルＶ、よシ低下し、メモリセルに充分な＠
ｌ”レベルが書き込めなくなるので、ＣＥ倍信号低レベ
ルの時間ｔｃ＋ｅに最大値を設けてその制限を行なって
いた。

しかし、上記したようなワード駆動方式を採用したリフ
レッシュメモリは、コンビ為−タシステムに使用される
場合ＫＣＰＵ（中央処理装置）との接続に関して問題が
生じる。このことを第７図に示すＣＰＵのリード動作時
のタイミングの一例を参照して説明する。ＣＬＫはシス
テムクロック、ＡＤハＣＰＵ内のアドレスバスおよびデ
ータバス上の信号、ＡＩＪはアドレスラッチ信号、ＲＤ
はリード信号を表わすものとする。ＣＰＵは、クロック
サイクルＴ１の期間でアドレスバスに有効なアドレス信
号があるとき、ＡＬ、ｇ　／譬ルスを発生する。一方、
前述したようにＣＥ倍信号低レベル期間ｔＣＥに最大値
が存在するりフレッシーメモリの場合、１つのリードサ
イクルの中で完結する負極性のパルスをＣＥ端子に入力
する必要があシ、そうでないとワード線ＷＬのレベルダ
ウンの問題が生じる。そこで、従来は、　ＣＰＵとリフ
レッシュメモリとのインターフェースにおいて、ＡＬＥ
信号を「１端子に直結しておらず、クロックサイクルＴ
、の期間に低レベルになったのちクロックサイクルＴ４
の期間に高レベルになるＲＤ倍信号ＣＥ倍信号して使用
してＣＥ端子に与えている。しかし、ＣＰＵはクロック
サイクルＴ３の期間にリフレッシュメモリから与えられ
ているデータバス上のデータを受は取るのであるが、こ
のときにデータの確定に間に合わない場合が生じるので
、ＣＰＵに待ちサイクル（Ｗａｌｔ　Ｃｙｃｌ・）を挿
入するというような無駄な時間を持たせなければならな
いという問題が起とシ得る。

上記問題を解決する１つの方法として、リフレッシュメ
モリのワード線のリークによるレベルダウンをポンプ回
路などを用いて防ぐことが考えられる。しかし、この方
法は、（１）ポンプ回路によシ消費電流が増大し、（２
）ＣＥ倍信号低レベルの期間中ずつとワード線が開き続
けていると、セルフリフレッシ為を行なうことができな
くなるという問題がある。この問題を解決するために、
本件出願人は特願昭６１年第３０１３９号によシ「半導
体記憶装置の制御回路」を提案した。この制御回路の特
徴は、第８図に示すタイミングのように、選択された通
常のワード線心■、の駆動をリード時にはパルス的に行
ない、ライト時には書き込みタイ叱ングを考慮して連続
して活性化するものであシ、上記ワード線が閉じると、
直ぐにビット線などをプリチャージしてリフレッシエ動
作を開始してリフレッシュワード線ＲＷＬを開けるもの
である。しかし、この方式では、リード時とライト時と
を区別してワード線を駆動する必要があシ、ワード線駆
動のための制御回路の構成が複雑になるという問題があ
る。

（発明が解決しようとする問題点） 本発明は、上記したようにＣＰＵとの接続に際してＣＰ
Ｕのリード動作活性化信号をＣＥ端子に与えることに伴
なってＣＰＵ　Ｋ待ちサイクルを挿入するという無駄な
時間を持たせなければならないという問題点を解決すべ
くなされたもので、ＣＰＵとの接続に際してインターフ
ェースを簡単化し得る半導体メモリの制御回路を提供す
ることを目的とする。

［発明の構成コ （問題点を解決するための手段） 本発明の半導体メモリの制御回路は、外部よ多入力する
動作活性化信号とメモリ内部に伝達する動作活性化信号
とを分離し、上記外部入力動作活性化信号が活性状態に
なりてからメモリセルのりフレッシ具が必要となるサイ
クル時間（リフレッシ為サイクル）Ｋ応じて定められた
一定時間だけ上記内部伝達動作活性化信号を活性状態に
し、その後は外部入力動作活性化信号が活性状態であっ
ても内部伝達動作活性化信号を非活性状態にし、または
上記内部伝達動作活性化信号が活性状態のときに外部入
力動作活性化信号が非活性状態に変化する場合は、上記
内部伝達動作活性化信号を非活性状態にするように制御
するようＫしてなることを特徴とする。

（作用） 外部入力活性化信号としてメモリの１つのリードサイク
ルの中で完結する信号を用いなくても、一定期間発生す
る内部活性化信号によってメモリ動作が活性化されると
共にワード線が開く時間を一定時間内に制限することが
可能になる・しかも、上記一定時間はメモリセルのりフ
レッタ＆に必要なサイクル時間に応じて定められている
ので、リフレッシェ動作に支障をきたすことはない。し
たがって、上記リフレッシ島メモリとＣＰＵとのインタ
ーフェースにおいて、ＣＰＵから出力するＡＬＥ信号の
ようなメモリの１つのＩＪ　　ｐサイクルで完結しない
ような信号をメモリの外部入力活性化信号端子に直接に
与える゛ことが可能になシ、インターフェースが極めて
簡単なものとなる。

（実施例） 以下、図面を参照して本発明の一実施例を詳細に説明す
る。

リフレッシ、メモリ、たとえばチ、ツデイネーブル反転
信号日入力用の外部端子（τｊ端子）Ｋ動作活性化信号
としてｎ信号が入力する同期型のＲＡＭの内部において
、第１図に示すようにＣＥ信号入力が制御回路ｘｏＫ入
力し、この制御回路１０から発生する内部ｎ信号（メモ
リ内部に伝達する動作活性化信号）がメモリ内部の図示
しない行デコーダ等に伝達されるようになっている。上
記制御回路１０は、外部からのｎ信号入力が活性状態（
イネーブル状態）に変化したことを検知して内部ＣＥ倍
信号活性状態に変化させたのち、メモリセルのりフレッ
シ晶が必要となるサイクル時間にほぼ等しい一定時間軸
を越えるまで上記外部ＣＥ信号入力が活性状態を保ち続
ける場合には上記一定時間後に上記内部ＣＩｎ信号非活
性状態（デイセーツル状態）にし、または上記一定時間
内に外部ξｌ信号入力が非活性状態に変化する場合には
上記内部で１信号も非活性化状態にするように制御する
ように構成されている。

上記制御回路を用いたりフレッシェメモリにおいては、
第２図に示すように外部ε「信号入力が時刻ｔＩＫ低レ
ベル（活性状態）になってメモリチップを活性化しよう
とすると、それに応じて内部ＣＥ倍信号低レベル（活性
状態）になってチップが活性化され、メそリセル選択用
ワード線ＷＬが開いた状態（高レベル）になる、その後
、外部τ１信号入力が活性状態を保りても、内部１信号
は前記一定時間１Ｍ後の時刻を雪において高レベル（非
活性状態）に変化し、チップは非活性状態に移行する。

そして、これに伴なりて上記時刻ｔｓＫ前記ワード線Ｗ
Ｌが閉じられる（低レベル状態になる）ので、メモリの
セルフリフレッシ為動作が可能になる。

したがって、上記リフレッシ島メモリによれば、コンビ
轟−タシステムに用いてＣＰＵと接続する場合、ＣＰＵ
からのアドレスラッチ信号ムＩＪのように１つのリード
サイクル内で完結しない信号であっても、これを直接に
１端子にｃｍ信号として与えることが可能になるので、
ＣＰＵとのインターフェースが非常に簡単になる。

なお、前記制御回路１０における内部タイマ時間ｔＭＫ
ついては、メモリのセルフリフレツシェ間隔を考慮して
現状では１０μｍ程度の時間を選べばよく、この１０μ
８程度の時間は通常のＣＰＵのリード／ライト動作には
全く影響を与えないで済む。

次に、第１図中に示した制御回路１０の一具体例につい
て構成を説明し、その動作を第３図に示す各部信号のタ
イミングを参照して説明する。即ち、第１図においては
、・ぐツファ段の図示を省略すると共に活性化信号の正
論理、負論理が前記第２図に示したＣＩｎ信号は逆に々
りている。外部活性化信号人力ＣＥＯは二人力のナンド
ダート１１の一方の入力および二人力のアンドダート１
２の一方の入力となシ、内部タイマ回路１３から与えら
れるタイマ信号ＴＭは二人力のナンドダート１４の一方
の入力となっている。上記２個のナンドダート１１．１
４はフリップフロッグ接続されておシ、前記ナンドダー
ト１ノの出力は前記アンドゲート１２の他方の入力とな
っている。

いま、正論理のＣＥＯ信号が時刻ｔｌで活性化状態にな
ると、一定時間後の時刻ｔ２にＴＭ倍信号高レベルから
低レベルに下がるまではナンド？−）１１の出力ノード
Ｎは高レベルを保ち、アンドダート１２の出力信号（内
部動作活性化信号）　ＣＥＩは前記時刻ｔ１で活性化状
態になシ、時刻ｔ３でＣＥＯ信号が活性状態であっても
非活性状態になる。

その後、時刻１．においてＴＭ倍信号高レベルに戻りて
もＣＨＩ信号は非活性状態を保ち焼ける。また、ＣＥＯ
信号の活性状態の期間がＴＭ部信号発生時刻ｔ、よシ前
に終了した場合には、ＣＥＯ信号がアンドダート１２を
経てそのままＣＥＩ信号となる。

次に、第１図中の内部タイマ回路１３の一具体例につい
て構成および動作を第４図および第５図を参照して説明
する。即ち、第４図において、す・グ発振回路ノ舅互い
に逆相の出力信号ＲＩＮＧ　。

氏はトグル（Ｔ）型の第１の７リツプ７０ツブ回路（以
下、ＦＦ回路と略称する）４１の正極性クロック入力端
ＣＫおよび負極性クロック入力端ｉに各対応して入力す
る。この第１のＦＦ回路４１の出力端Ｑ、ＱはＴ型の第
２のＦＦ回路４２の入力端ＣＫ　、ＣＫＫ各対応して接
続されておシ、この第２ＯＦＦ回路４２の出力端Ｑの出
力信号が前記内部タイマ信号ＴＭとなる。そして、前記
ＣＥＯ信号入力がインバータ４３によシ反転された面信
号が前記２個ＯＦＦ回路４１．４２のクリア入力端ＣＬ
に入力している。

いま、ＣＥＯ信号が活性化すると、面信号によって２個
ＯＦＦ回路４１．４２がそれぞれリセット状態が解除さ
れ、リング発振出力信号ＲＩＮＧの立上シ毎に第１のＦ
Ｆ回路４１の出力信号５が反転し、この信号Ｑ１の立上
シ毎に第２ＯＦＦ回路４２の出力信号ＴＭが反転する。

この場合、前記ＣＥＯ信号の活性化から約１０μｓ後に
上記信号ＴＭが発生するようにリング発振出力周波数が
定められている。そして、ＣＥＯ信号が非活性状態にな
ると、ＣＥＯ信号により２個ＯＦＦ回路４１．４２がリ
セット状態になシ、ＴＭ部信号一定レベルになる。

なお、本発明は、上記実施例のようなりＲＡＭに限られ
るものではなく、擬似スタティッ□りＲＡＭや、たとえ
ば第８図に示したようなタイミングで読み出し、書き込
みサイクル期間内に記憶データのりフレッシー動作を時
間並列的に行なうメモリにも適用可能であることは勿論
である。

［発明の効果コ 上述したように本発明の半導体メモリの制御回路によれ
ば、外部入力活性化信号と内部活性化信号とを分離し、
メモリセルのりフレッシ島が必要となるサイクル時間に
応じた一定時間だけ内部を活性化させ、その後は外部入
力活性化信号の状態に拘らず非活性化することが可能で
あるので、外部入力活性化信号としてリードサイクル内
で完結しないような信号を利用できるようになシ、コン
ピュータシステムで使用する際にＣＰＵとのインターフ
ェースが非常に簡単になる。

【図面の簡単な説明】

第１図は本発明の半導体メモリの制御回路の一実施例を
示す論理回路図、第２図は第１図の制御回路を有する同
期型ＲＡＭにおける動作活性化信号およびワード線選択
駆動信号を示すタイミング波形図、第３図は第１図の制
御回路における各部信号の一例を示すタイミング波形図
、第４図は第１図中の内部タイマ回路の一具体例を示す
論理回路図、第５図は第４図の回路の各部信号の一例を
示すタイミング波形図、第６図は従来のリフレッシュメ
モリにおける動作活性化信号およびワード線駆動信号を
示すタイミング波形図、第７図はコンピュータシステム
におけるＣＰＵのリード動作のタイミングの一例を示す
タイミング図、第８図は現在提案されている読み出し、
書き込みサイクル期間内に記憶データのリフレッシュ動
作を時間並列的に行なう半導体記憶装置におけるリフレ
ッシェタイミングを示すタイミング図である。 １０・・・制御回路、１３・・・内部タイマ回路。

Claims (1)

【特許請求の範囲】
1. 外部入力動作活性化信号が活性状態に変化したことを検
   知して内部伝達動作活性化信号を活性状態に変化させた
   のち、メモリセルのリフレッシュが必要となるサイクル
   時間に応じた一定時間を越えるまで上記外部入力動作活
   性化信号が活性状態を保ち続ける場合には、上記一定時
   間後に上記内部伝達動作活性化信号を非活性化状態にし
   、または上記一定時間内に外部入力動作活性化信号が非
   活性状態に変化する場合には、上記内部伝達動作活性化
   信号も非活性化状態にするように制御するようにしてな
   ることを特徴とする半導体メモリの制御回路。