JPS6048633A - 多数チャンネルのオン状態積算タイマ− - Google Patents
多数チャンネルのオン状態積算タイマ−Info
- Publication number
- JPS6048633A JPS6048633A JP58156979A JP15697983A JPS6048633A JP S6048633 A JPS6048633 A JP S6048633A JP 58156979 A JP58156979 A JP 58156979A JP 15697983 A JP15697983 A JP 15697983A JP S6048633 A JPS6048633 A JP S6048633A
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- JP
- Japan
- Prior art keywords
- channel
- section
- memory
- signal
- control signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000010354 integration Effects 0.000 title claims abstract description 14
- 230000001186 cumulative effect Effects 0.000 claims 1
- 230000008054 signal transmission Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 3
- 230000000295 complement effect Effects 0.000 description 1
- 230000005055 memory storage Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q2213/00—Indexing scheme relating to selecting arrangements in general and for multiplex systems
- H04Q2213/13213—Counting, timing circuits
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Monitoring And Testing Of Transmission In General (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は２値状態で変化する多数チャンネルの各チャン
ネルのオン状態を各チャンネル毎に積算表示するタイマ
ーに関する。
ネルのオン状態を各チャンネル毎に積算表示するタイマ
ーに関する。
本発明の特徴は、上述した積算表示タイマーにおいて各
チャンネル毎に積算表示タイマーを具備することなく、
共通のメモリ部とカウンタと表示部とを使用し、これら
を各チャンネル毎に時分割的に動作させることによシ、
各チャンネルのオン状態の積算表示を経済的に行い得る
ことにある。
チャンネル毎に積算表示タイマーを具備することなく、
共通のメモリ部とカウンタと表示部とを使用し、これら
を各チャンネル毎に時分割的に動作させることによシ、
各チャンネルのオン状態の積算表示を経済的に行い得る
ことにある。
上述した多数チャンネルのオン状態積算タイマーは、例
えばマイクロ波有線装置における回線切検装置中のカウ
ンタ盤等に設置されるもので、その目的とするところは
、各チャンネルに障害が必然的に発生して回線が屡々オ
フになることがあるので、回線のオン状態時間が全時間
に対してどの程度の割合になるかを統計的にめようとす
るものである。
えばマイクロ波有線装置における回線切検装置中のカウ
ンタ盤等に設置されるもので、その目的とするところは
、各チャンネルに障害が必然的に発生して回線が屡々オ
フになることがあるので、回線のオン状態時間が全時間
に対してどの程度の割合になるかを統計的にめようとす
るものである。
従来、この補の積算タイマーは、各チャンネルに対し１
個づつ用意しなければならず、装置が大型化する欠点が
あった。
個づつ用意しなければならず、装置が大型化する欠点が
あった。
本発明の目的は、上述の欠点を除去し、多数チャンネル
の２値状態入力信号を時分割的に多重化して直列信号に
変換し、共通のカウンタ、メモリ部および表示部を使用
して、これらを時分割的に動作させることにより、全体
を小型化した多入力積算タイマーを提供することにある
〇 本発明の構成について述べると、本発明は、２値状態で
変化する多数チャンネルの各チャンネルのオン状態を各
チャンネル毎に積算表示するタイマーにおいて、全系に
クロック制御信号とチャンネルアドレス信号とを送出す
る制御信号送出部と、前記各チャンネルからの信号が一
斉に入力し前記チャンネルアドレス信号を受けて当該チ
ャンネルの信号を出力する入力多重部と、この入力多重
部にて時分割的に選択された各チャンネルのオン時間ク
ロックをカウントアツプするカウンタと、このカウンタ
のカウント数を前記チャンネルアドレス信号を受けて各
チャンネル毎に１′ｉｔ算してメモリするメモリ部と、
各チャンネルのオン状態ｂｉ算時間を表示するために各
チャンネルを選択するチャンネル選択部と、この選択部
からの信号とチャンネルアドレス信号とを比較し両者が
一致したとき表示指令信号を発生する比較部と、この比
較部からの表示指令信号を受けたとき前記メモリ部の当
該チャンネルのオン状態積算時間をメモリ保持するメモ
リ保持部と、この保持部のメモリを表示する共通表示部
とよりなる多数チャンネルのオン状態積算タイマーであ
る。
の２値状態入力信号を時分割的に多重化して直列信号に
変換し、共通のカウンタ、メモリ部および表示部を使用
して、これらを時分割的に動作させることにより、全体
を小型化した多入力積算タイマーを提供することにある
〇 本発明の構成について述べると、本発明は、２値状態で
変化する多数チャンネルの各チャンネルのオン状態を各
チャンネル毎に積算表示するタイマーにおいて、全系に
クロック制御信号とチャンネルアドレス信号とを送出す
る制御信号送出部と、前記各チャンネルからの信号が一
斉に入力し前記チャンネルアドレス信号を受けて当該チ
ャンネルの信号を出力する入力多重部と、この入力多重
部にて時分割的に選択された各チャンネルのオン時間ク
ロックをカウントアツプするカウンタと、このカウンタ
のカウント数を前記チャンネルアドレス信号を受けて各
チャンネル毎に１′ｉｔ算してメモリするメモリ部と、
各チャンネルのオン状態ｂｉ算時間を表示するために各
チャンネルを選択するチャンネル選択部と、この選択部
からの信号とチャンネルアドレス信号とを比較し両者が
一致したとき表示指令信号を発生する比較部と、この比
較部からの表示指令信号を受けたとき前記メモリ部の当
該チャンネルのオン状態積算時間をメモリ保持するメモ
リ保持部と、この保持部のメモリを表示する共通表示部
とよりなる多数チャンネルのオン状態積算タイマーであ
る。
以下本発明を実施例により図面を参照して説明する。
第１図は本発明実施例のブロック図である。この第５１
図の構成と動作について以下説明する。
図の構成と動作について以下説明する。
第１図において、制御信号送出部４は後述するように各
部に対しクロック制御信号１４．１５゜１６．１７とチ
ャンネルアドレス信号１３とを送出する０人力多重部２
には多数のチャンネルからの入力信号１が入力するとと
もに、前記制御信号送出部４からの第２図ａに示すチャ
ンネルアドレス信号１３とが人力し、このチャンネルア
ドレス信号１３により前記多数のチャンネルの入力信号
ｌを順次１つづつ選択して出力する。一方制御信号送出
部４から送出される第２図すに示すクロック制御信号１
４はリセット／プリセット選択部１８を通じてカウンタ
６にメモリ部５の積算値をプリセットし、カウンタ６は
制御信号送出部４から送出される第２図Ｃに示すクロッ
ク制御信号１５と前記人力多重部２から出力される信号
とが入力するアンド回路３の出力のオン時間に対応する
クロック数をカウントアツプし先にプリセットされたＭ
算値にその数を加算する。次に制御信号送出部４から送
出される第２図ｄに示すクロック制御信号１６によシ前
記カウンタ６の積算値がメモリ部５に書込まれる。この
ようにしてメモリ部５には各チャンネル毎のオン状態に
ある時間がクロックの数にて積算されてメモリされるこ
とになる。
部に対しクロック制御信号１４．１５゜１６．１７とチ
ャンネルアドレス信号１３とを送出する０人力多重部２
には多数のチャンネルからの入力信号１が入力するとと
もに、前記制御信号送出部４からの第２図ａに示すチャ
ンネルアドレス信号１３とが人力し、このチャンネルア
ドレス信号１３により前記多数のチャンネルの入力信号
ｌを順次１つづつ選択して出力する。一方制御信号送出
部４から送出される第２図すに示すクロック制御信号１
４はリセット／プリセット選択部１８を通じてカウンタ
６にメモリ部５の積算値をプリセットし、カウンタ６は
制御信号送出部４から送出される第２図Ｃに示すクロッ
ク制御信号１５と前記人力多重部２から出力される信号
とが入力するアンド回路３の出力のオン時間に対応する
クロック数をカウントアツプし先にプリセットされたＭ
算値にその数を加算する。次に制御信号送出部４から送
出される第２図ｄに示すクロック制御信号１６によシ前
記カウンタ６の積算値がメモリ部５に書込まれる。この
ようにしてメモリ部５には各チャンネル毎のオン状態に
ある時間がクロックの数にて積算されてメモリされるこ
とになる。
他方、前記各チャンネルのオン状態にある時間の積算値
を表示させるために、チャンネル選択部１０によって観
測希望のチャンネルを指定する。
を表示させるために、チャンネル選択部１０によって観
測希望のチャンネルを指定する。
比較部８は制御信号送出部４から送出される第２図ａに
示すチャンネルアドレス信号１３と前記チャンネル選択
部１０から送られてくる信号とを比較し、両者が一致し
たときそのチャンネルアドレス信号をメモリ保持部９に
送シ、メモリ保持部９は制御信号送出部４から送出され
る第２図ｅＶＣ示すクロック制御信号１７によシ、前記
メモリ部５にメモリされている当該チャンネルの積算値
をメモリ保持し、この保持した積算値を次段の共通表示
部１２に表示させる。
示すチャンネルアドレス信号１３と前記チャンネル選択
部１０から送られてくる信号とを比較し、両者が一致し
たときそのチャンネルアドレス信号をメモリ保持部９に
送シ、メモリ保持部９は制御信号送出部４から送出され
る第２図ｅＶＣ示すクロック制御信号１７によシ、前記
メモリ部５にメモリされている当該チャンネルの積算値
をメモリ保持し、この保持した積算値を次段の共通表示
部１２に表示させる。
次にメモリ部５およびカウンタ６の積算値をリセットす
るＫは、リセットスイッチ１１を動作させると、リセッ
ト／プリセット選択部１８がりセット、状態となり、こ
れによりカウンタ６はリセット状態になり、次のクロッ
ク制御信号１６によυメモリ部の積算値もリセット状態
になる。
るＫは、リセットスイッチ１１を動作させると、リセッ
ト／プリセット選択部１８がりセット、状態となり、こ
れによりカウンタ６はリセット状態になり、次のクロッ
ク制御信号１６によυメモリ部の積算値もリセット状態
になる。
なお電源瞬断時に対する対策としては、電源保持部７に
よってメモリ部５に対する安全保持対策を行うことにし
ている。
よってメモリ部５に対する安全保持対策を行うことにし
ている。
以上に述べたように、本発明によれば、多数チャンネル
の２値状態入力信号を時分割的に直列信号に変換し、共
通のカウンタ、メモリ部および表示部を使用して、これ
らを時分割的に動作させることによシ、装置全体を小型
化した積算タイマーを得ることができる。
の２値状態入力信号を時分割的に直列信号に変換し、共
通のカウンタ、メモリ部および表示部を使用して、これ
らを時分割的に動作させることによシ、装置全体を小型
化した積算タイマーを得ることができる。
第１図は本発明の実施例のブロック図、第２図は第１図
に使用されるチャンネルアドレス信号およびクロック制
御信号のタイムチャートである。 １・・・・・・各チャンネルの２値状態入力信号、２・
・・・・・入力多重部、３・・・・・・アンド回路、４
・・・・・・制御信号送出部、５・・・・・・メモリ部
、６・・・・・・カウンタ、７・・・・・・電源保持部
、８・・・・・・比較部、９・・・・・・メモリ保持部
、１０・・・・・・チャンネル選択部、１１・・・・・
・リセットスイッチ、１２・・・・・・共通表示部、１
３・・・・・・チャンネルアドレス信号、１４．１５，
１６，１７・・・・・・クロック制御信号、１８・・・
・・・リセット／プリセット選択部。 い−工゛−一１
に使用されるチャンネルアドレス信号およびクロック制
御信号のタイムチャートである。 １・・・・・・各チャンネルの２値状態入力信号、２・
・・・・・入力多重部、３・・・・・・アンド回路、４
・・・・・・制御信号送出部、５・・・・・・メモリ部
、６・・・・・・カウンタ、７・・・・・・電源保持部
、８・・・・・・比較部、９・・・・・・メモリ保持部
、１０・・・・・・チャンネル選択部、１１・・・・・
・リセットスイッチ、１２・・・・・・共通表示部、１
３・・・・・・チャンネルアドレス信号、１４．１５，
１６，１７・・・・・・クロック制御信号、１８・・・
・・・リセット／プリセット選択部。 い−工゛−一１
Claims (1)
- ２値状態で変化する多数チャンネルの各チャンネルのオ
ン状態を各チャンネル毎に積算表示するタイマーにおい
て、全系にクロック制御信号とチャンネルアドレス信号
とを送出する制御信号送出部と、前記各チャンネルから
の信号が一斉に入力し前記チャンネルアドレス信号を受
けて当該チャンネルの信号を出力する入力多重部と、こ
の入力多重部にて時分割的に選択された各チャンネルの
オン時間クロックをカウントアツプするカウンタと、こ
のカウンタのカウント数を前記チャンネルアドレス信号
を受けて各チャンネル毎に積算してメモリするメモリ部
と、各チャンネルのオン状態積算時間を表示するために
各チャンネルを選択するチャンネル選択部と、この選択
部からの信号とチャンネルアドレス信号とを比較し両者
が一致したとき表示指令信号を発生する比較部と、この
比較部からの表示指令信号を受けたとき前記メモリ部の
当該チャンネルのオン状態積算時間をメモリ保持するメ
モリ保持部と、この保持部のメモリを表示する共通表示
部とよシなる多数チャンネルのオン状態積算タイマー。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58156979A JPS6048633A (ja) | 1983-08-27 | 1983-08-27 | 多数チャンネルのオン状態積算タイマ− |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58156979A JPS6048633A (ja) | 1983-08-27 | 1983-08-27 | 多数チャンネルのオン状態積算タイマ− |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6048633A true JPS6048633A (ja) | 1985-03-16 |
Family
ID=15639509
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58156979A Pending JPS6048633A (ja) | 1983-08-27 | 1983-08-27 | 多数チャンネルのオン状態積算タイマ− |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6048633A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02238725A (ja) * | 1989-02-03 | 1990-09-21 | Motorola Inc | 無線機の動作時間を決定するための装置および方法 |
| WO1997028605A1 (en) * | 1996-01-30 | 1997-08-07 | Micron Technology, Inc. | Shared counter |
-
1983
- 1983-08-27 JP JP58156979A patent/JPS6048633A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02238725A (ja) * | 1989-02-03 | 1990-09-21 | Motorola Inc | 無線機の動作時間を決定するための装置および方法 |
| WO1997028605A1 (en) * | 1996-01-30 | 1997-08-07 | Micron Technology, Inc. | Shared counter |
| US6055289A (en) * | 1996-01-30 | 2000-04-25 | Micron Technology, Inc. | Shared counter |
| US6097781A (en) * | 1996-01-30 | 2000-08-01 | Micron Technology, Inc. | Shared counter |
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