JPS6048995B2 - サイリスタ変換回路の異常検出回路 - Google Patents

Description

【発明の詳細な説明】 本発明はサイリスタ変換回路の各アームの異常ならびに
サイリスタ変換回路自身の異常を検出するサイリスタ変
換回路の異常検出回路に関する。

従来よりサイリスタ変換回路の異常を検出するための適
切な回路が無かつた。このため事故発生時の被害が大き
くなることはさけられなかつた。これらの事故には次の
如きものがある。（１）ブレークオーバした場合 ａ ブレークオーバしたアームの通電期間が長くなり、
このアームに用いられているサイリスタ保護用のアノー
ドリアクトルの定格が超過して焼損する。

Ｊｂアームが複数の並列接続されたサイリスタより成る
場合には、ブレークオーバした素子に電流が集中するた
め上述したａの状態が加速される。

このため、例えばヒューズが溶断して外面的には一度正
常な状態に復帰するが、残りのサイリスタが定格超過を
起こし、やがて破損に至り事故の被害は増大する。ｃア
ームがブレークオーバの状態にある場合、速度を低下さ
せるようなときには位相制御が不能となる。

以上のようにブレークオーバの場合、一般に或るアーム
の全てが異常にならないと異常検出ができなかつた。

このため、事故の被害が大きくなるのみでなく、復旧に
も時間を要し、稼動率の向上という面からも問題があつ
た。ブレークオーバ以外の事故について次に述べる。

（２）逆並列短絡の場合 順，逆両サイリスタ変換回路に於て、順変換回路の或る
一相分のサイリスタが導通状態にある時には、逆変換回
路に順電流が印加されているサイリスタにノイズ等によ
る誤りパルスがゲートに印加されると、順逆サイリスタ
変換回路間で逆並列短絡が生じる。

従来、この検出には順，逆の夫々に電流検出回路を設け
、その差が一定値以上を有することをもつて逆並列短絡
の検出を行つていた。（３）転流失敗 回生制動中に再加速するような場合には、転流失敗が生
じ易いが、従来よりこの検出方法は皆無と言つてよく、
転流失敗が起きて過大電流となることを待つて、ヒュー
ズ或いは遮断器により回路！を遮断していた。

このため遮断動作時には、かなりの大電流が流れた後で
ないと動作させることが不可能であり、一般に事故によ
る被害は大きなものであつた。以上のように、従来サイ
リスタ変換回路に対す３る有効な手段が程んど採られて
いなかつた。

本発明は上述した従来の欠点に鑑みなされたものであり
、サイリスタ素子の電流通流期間の変化を検出すること
により、サイリスタ素子の異常を迅速に検出することの
できるサイリスタ変換回路４の異常検出回路の提供を目
的とする。本発明はサイリスタ変換回路に於ける交流電
源各相の線電流の通流角が正常時と異常時とで異なる点
に着目し、この通流角の変化を自相及び他相のゲートパ
ルスを利用して検出することにより、サイリスタ変換回
路に接続されているサイリスタの異常を検出するように
したものである。

第１図は本発明の実施例を示す回路図てある。

３相ブリッジ接続されたサイリスタ１，２，３，４，５
，６の交流入力側には３相交流電源７が接続されると共
に、直流出力側には負荷８が接続されている。

サイリスタ１〜６の夫々にはゲートパルス発生器が接続
され、定められた位相で相ノ毎に順次点弧が行われる。
交流電源７のＵ，■，Ｗ各相には変流器１０Ｕ，１０■
，１０Ｗ１が夫々設けられ電流値を検出し、各相の電流
通流角として異常検出回路１００に送られる。異常検出
回路１００は各相毎の点弧パルスと電．流通流角とから
サイリスタの異常の有無を検知し、この検知に基づいて
遮断器等を働かせ、サイリスタ変換器への電源供給を停
止させるものである。

第２図はサイリスタ変換回路の正常時に於ける各相の点
弧パルスと電流通流角を示すものである。

第２図Ａは交流電源７の線間電圧波形を示す図、第２図
Ｂは各相のゲートパルス信号（制御遅れ角α＝３０はの
場合）を示す図、第２図Ｃは各相を流れる線電流（電流
通流角）を示す図である。Ｕ，■，Ｗ各相を流れる線電
流はサイリスタ１〜６の全てが正常である場合には、正
側、負側とも１２００の位相差となり各相は平衡した状
態となつている。ここで、一例としてＵｐのみについて
考察する。

サイリスタ１が正常である場合には、Ｕ，相に流れる電
流の通流期間はＵ，相のゲートパルス信号（主パルス）
が第２図Ｂに示すＭＰｌの如く発生してから、Ｖｐ相の
ゲートパルス信号ＭＰ２が発生するまでの１２０のの期
間のみである（この場合、電流重なり角は考慮しない）
。

尚、このゲートパルス信号と電流の通流期間との関係は
ゲートパルス信号が移相された時（αが変化した時）で
も変ることはない。逆に、Ｕｐ相のサイリスタ１が異常
の場合には（但し、この場合、開放故障は考慮しない）
、上述した通流期間以外に必らず電流が流れるので、Ｖ
２相のゲートパルスＭＰ２が出てからＵｐ相のゲートパ
ルスＭＰ３が出るまでの期間にＵｐ相の電流（第２図Ｂ
に図示のＸ期間）が流れるか否かを検出することにより
、サイリスタ１が正常であるか否かを判別することがて
きる。

第３図は本発明の異常検出回路を詳細に示した回路図で
ある。

第３図では３相の内のＵｐ相についてのみ示しているが
、他の相についても全く同回路で構成でき、Ｕ，■，Ｗ
の３相分て異常検出回路は構成される。

第４図Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ，Ｇ，Ｈの夫々は第３図
に示した回路の各部の動作波形図である。

第３図及ひ第４図に基づき動作を詳細に説明する。

ケートパルス発生器９で第４図Ａの如くゲートパル対２
１（自相パルスに当る）が発生し、次いで第４図Ｂに示
す如くゲートパルスＭＰ２（１２００遅れた相のパルス
）が発生する。

このゲートパルスＭＰ２が発生すると遅延回路１０１（
例えば、単安定マルチバイブレータ）で所定の遅延時間
Ｔｄ−のパルス信号を得る。このように遅延時間を持た
せる理由は、電流重なり角により異常検出回路が誤動作
するのを防止するためてある。遅延回路１０１によつて
得られたパルス信号はメモリ回路１０２（フリップフロ
ップ）に入力され、時刻ちでその出力信号がハイレベル
となリセット状態となる。

この出力信号は次段のアンド回路１０３に入力されるが
、正常時にはメモリ回路１０２の出力信号が印加される
のみであるためアンド回路１０３は動作せず、以降の回
路は不動作状態にある。メモリ回路１０２のリセットは
Ｕｐ相の自相ゲートパルスＭ巳により第４図Ｃに示す如
く時刻Ｔ２で行われる。このゲートパルスＭ已はケート
パルス発生器９よりオア回路１０４を介してメモリ回路
１０２のリセット端子に入力される。（尚、オア回路１
０４の他方の入力端子には外部よりのリセット信号が印
加できるように構成されている。）以上はサイリスタ変
換回路が全て正常である場合を述べたが、次にＵ，相に
異常がある場合について説明する。

正常時では第４図Ｄに示す如くにＵｐ相電流は流れてい
るが、サイリスタ１に異常（ブレークオーバ）があつた
場合には第４図Ｅに示す如くに時刻ちの段階ですてに電
流が流れ始める。このときＵ相の電流は変流器１０Ｕで
検出（正常時も含め常時検出している）され、フィルタ
１０５を介して高調波等を除去したのち比較器１０６に
入力される。

この比較器１０６の入力部にはバイアス回路１０７が置
かれ、変流器１０Ｕによる電流検出レベル■Ｄを任意の
値に調整し、ノイズ等による誤動作を防止している（第
４図Ｅに図示）。比較器１０６の出力信号波形を示した
のが第４図Ｆである。この状態下に於ては前述の如くに
各相のゲートパルスに基づいてメモリ回路１０２は第４
図Ｃに示す如くセット状態にある。

従つて、時刻Ｔ２に於てハイレベルとなる比較器１０６
の出力信号がメモリ回路１０２の出力信号と同時にアン
ド回路１０３に入力される。この結果、第４図Ｇに示す
如くの時刻ち〜Ｔ２間の幅の出力信号が得られる。アン
ド回路１０３の出力信号はメモリ回路１０８（フリップ
フロップ）のセット端子に入力され、第４図Ｈに示すよ
うに出力信号はハイレベルとなる。このハイレベル状態
は端子１０９にリセット信号を入力しない限り維持され
る。メモリ回路１０８の信号に基づいて動作するのが警
報回路１１０であり、警報音あるいはランプ表示等で警
報を与える。

この場合、メモリ回路１０８の出力信号をそのまま用い
れば連続して警報が行われ、リセットされるまで継続さ
れる。このリセットは異常復帰時のリセットならびに初
期リセット用として設けられるものである。尚、メモリ
回路１０８の出力信号は同時に他の制御装置、例えば、
サイリスタ変換回路を遮断するための遮断器等を動作さ
せるための制御信号としても用いられる。以上はＵｐ相
のサイリスタ１がブレークオーバ）した場合の動作説明
であるが、その他の異常、例えばサイリスタ素子のブレ
ークダウンの検出や逆並列変換回路に於けるノイズ等の
誤動作による逆並列接続、又はインバータ運転時（減速
運転時）の転流失敗の場合にも適用可能てある。

これらにフついて図面に基づき説明を加える。第５図は
逆並列変換回路に於て逆並列短絡発生時の電流通路を示
す説明図である。

本実施例は第３図に示した実施例に逆転用の３相ブリッ
ジ整流器を設けたものである。

逆転用ブリツジ整流器はサイリスタ７，８，９，１０，
１１，１２で構成され、正転用ブリッジ整流器１〜６と
は逆極性に接続される。負荷としてはこの場合直流電動
機１３が用いられる。第５図に於ては異常検出回路全体
の図示を省略しているが第３図に示したものと同一であ
る。第５図に於て、例えばＵ〜■相間に点線で図示する
如くにサイリスタ１とサイリスタ４間に電流が流れてい
るとすると、この時ノイズ等により仮にサイリスタ１１
が点弧されると、Ｕ相からの電流がサイリスタ１，１１
，Ｗ相の順路で短絡される。

しかし、この場合でも異常検出回路１００により、この
短絡異常を検出することができる。異常検出回路１００
の動作、効果等は全て第３図に示したと同一である。第
６図はインバータ運転時の電流通路を示す説明図である
。

本実施例は電源７側から見て逆極性となるように、サイ
リスタ１４，１５，１６，１７，１８，１９でブリッジ
整流器を構成し、負荷として直流、電動機１３を用い回
生運転を行う場合を示している。

回生運転時にはサイリスタ１４と１７とが点弧して電動
機１３の電力を電源７側に、例えば第６図に図示する点
線の順路で回生が行われるが、こ，のとき、サイリスタ
のいずれかに（例えばサイリスタ１９に）転流失敗があ
り、他のサイリスタが点弧するような事態となつても異
常検出回路１００が働き異常を検出できる。

（第６図ではゲートパルス発生器９、異常検出回路１０
０ともに１相ｊ分についてのみ図示している。）本実施
例に於ても異常検出回路１００の動作、効果等は全て第
３図に示した実施例と同一である。尚、異常検出回路１
００の遅延回路１０１の遅延時間Ｔｄならびにバイアス
回路１０７による電圧検出値■６の値を可変にすること
により種々の検出遅れ時間及び検出レベルの設定が可能
である。

以上より明らかなように本発明によれば、電流の瞬時値
を検出して異常を判定するため極めて高速度に検出でき
ると共に２次破壊が発生する以前″に回路遮断等の対策
が可能となる。

尚、本発明の実施例では３相交流電源に適用した場合を
扱つたが、これに限らず３相以上の多相回路はもちろん
のこと２相交流電源にも適用することが可能である。

【図面の簡単な説明】

第１図は本発明の実施例を示す回路図、第２図Ａ，Ｂ，
Ｃの夫々は第１図に示した実施例の各部の動作波形図、
第３図は本発明の実施例の詳細回路図、第４図Ａ，Ｂ，
Ｃ，Ｄ，Ｅ，Ｆ，Ｇ，Ｈの夫々は第３図に示した実施例
の各部の動作波形図、第５図は逆並列変換回路に於て逆
並列短絡発生時の電流通路を示す説明図、第６図はイン
バータ運転時の電流通路を示す説明図である。 符号の説明、１，２，３，４，５，６・・・・・サイリ
スタ、９・・・・・・ゲートパルス発生器、１０Ｕ，１
０■，１０Ｗ・・・・・・変流器、１００・・・・・・
異常検出回路、１０１・・・・・・遅延回路、１０２・
・・・・・メモリ回路、１０３・・・・・・アンド回路
、１０５・ ・・フィルタ、１０６・・・・・比較器、
１０７・・・・・・バイアス回路、１０８・・・・・・
メモリ回路、１１０・・・・・警報回路。

Claims (1)

1. 【特許請求の範囲】 １ 点弧パルスによつて制御されるサイリスタを具えて
   順変換又は逆変換を行うサイリスタ変換回路における上
   記サイリスタの異常を検出するサイリスタ変換回路の異
   常検出回路において、上記サイリスタ変換回路の交流電
   源の１相を通電するサイリスタへの点弧パルスをリセッ
   ト信号とすると共に上記１相より１２０度の遅れ位相を
   もつ他相を通電するサイリスタへの点弧パルスをセット
   信号とするメモリ回路と、上記サイリスタ変換回路の上
   記１相に流れる電流を検出する変流器と、該変流器によ
   り得られる検出信号と上記メモリ回路の出力信号とを入
   力信号として出力信号を発するアンド回路と、該アンド
   回路の出力信号に基づいて上記サイリスタ変換回路の異
   常を警報表示する手段と、から成ることを特徴とするサ
   イリスタ変換回路の異常検出回路。 ２ 上記メモリ回路の誤動作を防止すべくセット入力信
   号に所定の遅延時間を与える遅延回路を設けたことを特
   徴とする特許請求範囲第１項記載のサイリスタ変換回路
   の異常検出回路。 ３ 上記変流器の検出信号より不要信号を除去するフィ
   ルタと、該フィルタの出力信号が設定値を越えたときに
   のみ上記アンド回路に出力信号を送る比較器と、該比較
   器に上記設定値を設定するバイアス回路と、を設けてな
   る特許請求範囲第１項記載のサイリスタ変換回路の異常
   検出回路。