JPS6049341B2 - 小型電子式計算機 - Google Patents

Description

【発明の詳細な説明】 この発明は、演算途中で電源スイッチがオフ操作された
場合に効果的な処理を行なう小型電子式計算機に関する
。

最近の小型電子式計算機には、常時メモリにパックアッ
プ電源を供給するなどの方法により、電源スイッチのオ
フにも拘らず上記メモリに記憶されているデータを記憶
保持できるようにしたメモリの保護機能をもつものが開
発されている。

この種の機能をもつ計算機は、再度電源スイッチをオン
してから、メモリに保持されているデータを利用して演
算が実行できるので非常に便利である。然しながら、小
型電子式計算機は特に薄型、小型化の傾向が一般に強く
なつており、その場合に電源スイッチをケース側方に設
置するのが不可能となる為、必然的に電源スイッチは表
示部、数値キー等のキー群が配置されているケース前面
と同一面上の狭いスペース内に配置設定せざるを得ない
。また、上記薄型化の形状に伴つて電源スイッチ自体も
軽く操作し易い機構となつてきているのである。このこ
とから、演算途中でも誤つて電源スイッチをオフ操作し
てしまう場合が生ずることがある。そこで、演算中に電
源スイッチがオフされた際には、演算未終了のデータが
そのままメモリに記憶されてしまい、電源スイッチを再
度オンした際にオペレータが気が付かず演算未終了のま
まのデータを演算完了データ（演算結果）と見誤つて次
の演算に用いてしまい、誤演算が発生してしまうといつ
た不都合が生じてしまう欠点があつた。この発明は上記
事情を考慮してなされたもので、演算処理中に電源スイ
ッチがオフ操作された）際に、演算未処理とならないよ
うに電源スイッチの入力を禁止するようにした小型電子
式計算機を提供することを目的とする。以下、図面を参
照してこの発明の一実施例を説明する。第１図でＲＯＭ
（リードオンリメモリ）５１は、小型電子式計算機の各
種の動作を制御する各種マイクロ命令を記憶するメモリ
である。すなわち、このＲＯＭＩからは、ＲＡＭ（ラン
ダムアクセスメモリ）２を構成する複数本のレジスタの
行アドレスおよび列アドレスを示すアドレスデータ鳩、
演算、判断に用いられる数値コードＣＯ、演算命令、判
断命令等のインストラクション信号ＩＮＳおよび実行中
のプログラムの次アドレスを指定する信号Ｎｅがそれぞ
れバスラインＢｌ，Ｂ２，Ｂ３，Ｂ４を介して並列的に
出力される。バスラインＢ３から出力される上記インス
トラクション信号１ＮＳはインストラクションデコーダ
３へ印加され、ここで解読されることにより制御信号ａ
〜ｄ１演算命令、判断命令を出力をする。また上記ＲＡ
Ｍ２は、たとえばＣ−ＭＯＳスタティックＲＡＭにより
構成され、上述したように複数本のレジスタ、たとえば
詳細は後述するキーデータ記憶用のＸレジスタ、キーサ
ンプリングのためのカウントデータを記憶するＡレジス
タ等を含んでいる。そして上記アドレスデータ油により
指定されるレジスタ内のデータは、演算ジヤツジ回路４
に送られ、インストラクションデコーダ３から出力され
る演算命令あるいは判断命令に従つて演算、判断が行わ
れる。そして演算結果は上記ＲＡＭ２へ書込まれ、判断
結果は判断信号、すなわちデータの有無を示す信号Ｊ１
およびキャリーの有無を示す信号Ｊ２としてＲＯＭアド
レス部５を構成するアドレスバッファ５ａに送られる。
このアドレスバッファ５ａはバスラインＢ４を介して供
給される次アドレス信号Ｎｅを上記判断信号Ｊｌ，Ｊ２
に応じてアドレス変換し、この変換された新たなアドレ
スデータに基づきアドレス指定部５Ｃを介してＲＯＭｌ
の次のアドレス指定を行わせるのである。一方、上記数
値コード信号ＣＯ（本例ではｒ１、Ｒ７Ｊのコードが用
いられる）は、バスラインＢ２に出力さると更にゲート
回路Ｇ１およびゲート回路Ｇ２を介して演算ジヤツジ回
路４に入力される。

ゲート回路Ｇ１およびゲート回路Ｇ２はそ３れぞれ、イ
ンストラクションデコーダ３から出力される。制御信号
Ａ，ｂにより開閉制御されるものである。したがつて上
記数値コード信号ＣＯは、同時にＲＡＭ２内のレジスタ
から読出されたデータとともに演算ジヤツジ回路４にて
所定の演１算あるいは判断がインストラクションデコー
ダ３から出力される命令に従つて実行される。キー入力
部６は、マトリックス状に配列された数値キー、ファン
クションキー等の多種のキーを有している。

すなわち図示するように、入力線（行ライン）ＫＯｌ〜
ＫＯ５と出力線（列ライン）ＫＩｌ〜ＫＩ４との交差点
上に上記キーが１個ずつ配設されている。また入力線Ｋ
Ｏｌ〜ＫＯ５にはそれぞれキーサンプリング動作時にＲ
ＡＭ２内のＡレジスタの１桁目Ａ。から読出されたカウ
ントデータを、バッファ７を介してデコーダ８によりデ
コードした信号ＫＳｌ〜ＫＳ５に入力されている。すな
わち上記カウントデータは、制御信号Ｃノの出力時にバ
ッファレジスタ７に書込まれて一時記憶された後デコー
ダ８に入力されてデコードされる。デコーダ８の上記出
力信号ＫＳｌ〜ＫＳ５は、上記カウントデータの内容に
応じて何れかが２値論理レベルの“゜１゛（Ｈ）信号と
して出力さ・れる信号であり、たとえばカウントデータ
の内容が、キーサンプリング動作時にＯ〜４（Ｗ進数）
に順次更新されるとき、信号ＫＳｌ〜ＫＳ５が順次゜“
１゛信号として出力されるようになつている。そして゜
゜１゛信号として出力された何れか１つの信号ＫＳｌ〜
ＫＳ５が入力される入力線ＫＯｌ〜ＫＯ５上に配設され
ている複数のキー（この実施例では最大４個のキー）の
オンオフ状態が同時に走査され、そのオンオフ状態を示
す１，２，４，８に重み付けされた４ビット（ＤＯ−Ｄ
３）のデータ（以下キーデータとも呼ぶ）が出力線ＫＩ
ｌ〜ＫＩ４から出力されるものである。４ビットの上記
キーデータＤ。

−Ｄ３のうち、データＤ。はアンドゲート９、オアゲー
ト１０を介してキーバッファレジスタ１１の１桁目Ｆ。
に送られる。またデータＤｌ，Ｄ２はそれぞれオアゲー
ト１２，１３を介してキーバッファレジスタ１１の２桁
目および３桁目Ｆｌ，Ｆ２に送られる。更にデータＤ３
はキーバッファレジスタ１１の４桁目Ｆ３に直接送られ
る。このキーバッファレジスタ１１は、制御信号ｄの出
力時に上記キーデータＤ。−Ｄ３を読込んで一時記憶し
たのち、ゲート回路Ｇ２を介してＲＡＭ２内のＸレジス
タにキースイッチのオンオフデータＤＯ″〜Ｄ３″とし
て送出する。ところでこの実施例の場合、電源スイッチ
１４がオフされたときに、上記キーバッファレジスタ１
１の出力データＤＪ〜Ｄ３″のうち下位３ビットの出力
データＤ。″〜Ｄ２″の内容がともに“゜１゛信号とし
て出力されるようになされている。すなわち、電源スイ
ッチ１４のオフ側端子は接地され、またオン側端子は電
圧ＶＤＤを供給する電源端子に接続されている。そして
電源スイッチ１４の出力端子はインバータ１５、オアゲ
ート１０，１２，１３の夫々を介してキーバッファレジ
スタ１１の１桁目〜３桁目Ｆ。−Ｆ２の各入力端子と接
続されている。したがつて電源スイッチ１４がオフされ
ると、インバータ１５の出力が゜“１゛信号となり、キ
ーバッファレジスタ１１の１桁目〜３桁目Ｆ。−Ｆ２の
内容がともに゜゛１゛（１攻数表示のＲ７Ｊ）となる。
この状態は、キー入力部６の出力線ＫＩｌ〜ＫＩ３上の
３個のｌキーが同時に操作されている状態に等しく、ま
たこのキー操作状態は実際に発生しうる。このため電源
スイッチ１４のオフ状態と、３個のキーの同時操作状態
を電子的に区別する必要があるから、図示するように、
キーデータＤ。−Ｄ３のうち、デーータＤ。がアンドゲ
ート９の第１入力端に入力され、またデータＤ１〜Ｄ２
はともにナンドゲート１６に入力され、このナンドゲー
ト１６の出力が上記アンドゲート９の第２入力端に入力
されている。このようにナンドゲート１６、アンドゲー
ト９を設けたことにより上述したように３個のキーが同
時操作された際には、アンドゲート９の出力は必ず“０
゛信号となり、したがつてキーバッファレジスタ１１の
１桁目〜３桁目Ｆ。−Ｆ２の内容がそれぞれ“０゛、６
゜１゛“１゛となる。このため電源スイッチ１４がオフ
されたときのキーバッファレジスタ１１の１桁目〜３桁
目Ｆ。−Ｆ２の内容゜“１−゜“１゛、“゜１゛と、電
子的に区別することができるものである。更にこの発明
の実施例では、詳細は後述するが上記電源スイッチ１４
がオフされた際に、上記キーバッファレジスタ１１の出
力データＤ。

″〜Ｄ２″の内容力げ７ョであることがキーサンプリン
グルーチンにおいて判断されると、ＲＯＭｌから特定ア
ドレスを有する次アドレス信号Ｎｅが出力されてＲＯＭ
アドレス部５内のアドレスバッファ５ａに送られる。こ
の結果次アドレスが特定アドレスであることによりデコ
ーダ５ｂから制御信号ｅが出力され、この制御信号ｅが
制御回路１７に送られてこの制御回路１７をリセット状
態にするように構成されている。この制御回路１７は、
電源スイッチ１４がオンされたとき、そのオン信号によ
リセット状態にされ、またそのセット信号により発振回
路１８を駆動するようになつている。このため上記制御
信号ｅにより制御回路１７がリセット状態にされると、
発振回路１８の駆動は停止される。この発振回路１８か
ら出力されるクロックパルスφは、インストラクション
デコーダ３に入力されて制御信号ａ−ｄ等の作成に使用
されるほかに、他の各種回路の駆動にも利用される。従
つて電源スイッチ１４がオフされると、発振回路１８の
動作が停止し、クロックパルスφが出力されなくなるた
め、各回路の動作も同時に停止する。

しかしＲＡＭ２にはバックアップ用の電源電圧が、電源
スイッチ１４のオフ後も常時供給されているため、ＲＡ
Ｍ２内に記憶されているデータは記憶保持されるように
なされている。次に上記実施例の動作を、第２図および
第３図に示すフローチャートにより説明する。電源スイ
ッチ１４をオンすると、そのオン信号により制御回路１
７がセットされ、そのセット信号によつて発振回路１８
が動作を開始する。このため発振回路１８から出力され
るクロックパルスにより駆動され、インストラクション
デコーダ３等の各回路が動作を開始する。この結果、第
２図に示すように、電源スイッチ１４がオンされると直
ちに処理Ａ１のキーサンプリングルーチンに入つてキー
入力部６に対するキーサンプリング動作が実行される。

この動作では、ＲＡＭ２内のＡレジスタの１桁目視に記
憶されているカウントデータが、ＲＯＭｌから出力され
るアドレスデータＡＤによりアドレス指定されて読出さ
れ、デコーダ８に送られる。そしてデコーダ８では信号
ＫＳｌ〜ＫＳ５を順次出力する動作が実行され、キー入
力部６の各キーが走査される。またキー入力部６に対す
る走査結果（上記キーデータＤ。−Ｄ３）は、ＲＡＭ２
内のＸレジスタに入力されたのち演算ジヤツジ回路４に
送られて操５作キーの有無の検出動作が実行される。今
、キーデータＤ。−Ｄ３力げＯョのためキー無しと判断
され、上記Ａレジスタの１桁目Ａ。のカウントデータは
演算ジヤツジ回路４へ送られてこのカウントデータに対
する１＋１ョの動作が行われる。そしＯて、更新された
カウントデータによるキー入力部６のキー走査が行われ
る。更に上記操作キーの有無の検出の際キーデータの内
容が０７ョか否か、即ち、電源スイッチ１４がオフ状態
であるか否かの判断動作もまた実行される。このように
してキーサンプリングルーチンでは、キー操作状態の検
出動作と電源スイッチ１４のオフ状態の検出動作とが実
行される。そして、何れのキーも操作されていず、且つ
電源スイッチ１４もオン状態の場合には、上記カウント
データが０〜４に更新されながら、このキーサンプリン
グルーチンが繰返し実行される。他方、操作キーが検出
されるとその操作キーの判別の処理が行われ処理〜の置
数、演算ルーチンに進み、操作キーに対する置数あるい
は演算動作が実行され、処理動作が終了すると再び処理
Ａ１へ戻る。ここで置数、演算ルーチンの詳細な動作は
、本願と直接関係しないので省略する。尚、説明を簡単
化するために以後置数動作、演算動作を合わせて演算動
作と言うことにする。次に第３図を参照して、上記処理
Ａ１のキーサンプリングルーチンの詳細な動作を説明す
る。キーサンプリングルーチンが開始されると先ず、処
理Ｂ１のキーサンプリング処理が実行される。このキー
サンプリング処理動作では、上述したカウントデータの
更新動作と、キー入力部６に対するキー走査の動作が実
行される。まず上記カウントデータがＲＯョのときから
説明すると、前記アドレスデータ油により読出されたカ
ウントデータ１０Ｊは、バッファ７を介してデコーダ８
に入力される。そして上記カウントデータＲＯＪは、デ
コーダ８によりデコードされ、信号ＫＳｌのみが“゜１
゛信号としてキー入力部６の入力線ＫＯｌに送られる。
したがつて入力線ＫＯｌ上に配設されているキーのオン
オフ状態が４ビットのキーデータＤ。−Ｄ３として出力
線ＫＩｌ〜ＫＩ４から出力され、カウントデータの内容
力げ０ョのときにおける上記処理？のキーサンプリング
処理動作が完了して次にステツプステップＢ２では、キ
ー入力部６から出力される上記データＤ。

−Ｄ３をキーバッファレジスタ１１に入力する動作が実
行される。このステツプ八では、インストラクションデ
コーダ３から制御信号ｄが出力されてキーバッファレジ
スタ１１に送られる。このためキーデータＤ。−Ｄ３が
制御信号ｄに同期してキーバッファレジスタ１１に読１
込まれる。キーバッファレジスタ１１の読込み動作が終
了するとステップ式へ進む。ステップＢ３では、キーバ
ッファレジスタ１１に読込まれた上記キーデータをデー
タＤ。

″〜Ｄ３″として、ＲＡＭ２内のＸレジスタに書き込む
動作が実行される。すなわちこのとき上記制御信号ｂが
出力されてゲート回路Ｇ２が開かれ、上記データＤＪ−
Ｄ３″はゲート回路Ｇ２を介してＸレジスタに書き込ま
れる。次にステップＢ４では、ｘレジスタの内容がＲＯ
Ｊか否かを判断することにより操作キーの有無が検出さ
れる。

すなわち、Ｘレジスタの内容（上記キーデータＤ。−Ｄ
３）がＲＡＭ２から出力さフれ、演算ジヤツジ回路４に
送られる。この時、演算ジヤツジ回路４にはインストラ
クションデコーダ３から判断命令が出力されるため、デ
ータの有無の判断が行われる。いまキー入力部６の入力
線ＫＯｌ上のキーが何れも操作されていず、したが７つ
てキーデータＤ。−Ｄ３の各ビットの内容がすべて′６
０ーであるとすると、演算ジヤツジ回路４から出力する
判断信号Ｊｌ，Ｊ２は共にＲＯＪであるから操作キーの
なかつたことが検出され、上記処理？へ進む。このため
再び処理？のキーサンプリ１ング処理動作が実行される
こととなり、上記カウントデータの内容の１＋１ョ動作
が実行されてその内容がＲｌＪとなり、更新されたこの
カウントデータが上記Ａレジスタの１桁目戊に再度書き
込まれる。そして上述した如く、上記カウントデータＲ
ｌＪはデコーダ８へ再び読み出されてデコードされた後
信号ＫＳ２Ｃ“１゛信号）として出力され、キー入力部
６内の入力線ＫＯ２上のキーを走査する動作が実行され
る。次いで上述したステップＢ２，Ｂ３の動作が実行さ
れたのちステップＢ４に進み、キー入力部６の入力線Ｋ
Ｏ２上の各キーの操作状態を判断する動作が実行される
。このようにして操作キーが検出されるまでの間、カウ
ントデータの内容を更新しながら信号ＫＳｌ〜ＫＳ５を
順次出力して、上記キー入力部６の各入力線ＫＯｌ〜Ｋ
Ｏ５上の各キーの操作状態の検出動作が、処理八、ステ
ップＢ２〜Ｂ４を繰返すことにより実行される。

そして、たとえば信号ＫＳｌの出力時に入力線ＫＯｌ及
び出力線ＫＩｌ上のキーが操作されたとすると、キーデ
ータＤ。〜Ｄ３のうちデータＤ。の内容のみが“゜１゛
としてキー入力部６から出力され、キーバッファレジス
タ１１に送られる。このためステップＢ．，Ｂ３の各動
作を経てステップＢ４に進み、Ｘレジスタの内容がＲＯ
Ｊでないことが判断される。このためアドレス指定部６
によりステップＢ５がＲＯＭｌに対して示され、ステツ
プ八に進む。ステップＢ５では、Ｘレジスタの内容がＲ
７ョか否か、すなわち、電源スイッチ１４がオフ状態で
あるか否かの判断動作が実行される。

ところでいまは電源スイッチ１４はオンされており、イ
ンバータ１５の出力ぱ゜０゛３信号となつている。そし
て上述したように、キーバッファレジスタ１１の１桁目
Ｆ。の内容のみが゜“１゛となつている。従つてＸレジ
スタの１桁目の内容のみが４′Ｒ３ｌとなつているため
、Ｘレジスタの内容はｒ１ョ（Ｗ進数）となつている。
そしてＸレジスタの内容０１ョと、ゲート回路Ｇｌ，Ｇ
２を介した数値コードＣＯ（内容Ｒ７Ｊ）とが演算ジヤ
ツジ回路４に送られ、判断命令に従つて２つのデータの
減算を行なうことにより大小比較が行われる。Ｘレジス
タの内容は１７ョではないから、上記減算結果に従つて
キー判断処理へ進み、キーの判断が行われた後、第２図
処理Ａ２の置数、演算ルーチンに進むことになる。とこ
ろでこの置数、演算ル−チンーにおいて演算動作が実行
されているときに、電源スイッチ１４をオフしたものと
する。したがつてインバータ１５の出力が“１゛信号と
なり、各々オアゲート１０，１２，１３を介してキーバ
ッファレジスタ１１の１桁目〜３桁目Ｆ。−Ｆ２に送ら
れる。然しながら制御信号ｄは、上記電源スイッチ１４
がオフされた置数、演算ルーチンにおいては出力されず
、したがつてこの置数、演算ルーチンにおいてキーバッ
ファレジスタ１１−の１桁目〜３桁目Ｆ。−Ｆ２に“１
゛信号が書き込まれることはない。そして勿論この書き
込まれた内容（１７ョ）から電源スイッチ１４のオフ状
態を判断して発振回路１８の動作が停止されることもな
い。

このため、このとき実行中の演算動作が途中で中断され
ることもなく、演算動作が完了するまて確実に実行され
る。そしてその演算結果は、Ｒ．ＡＭ２内の指示された
所定レジスタに記憶される。上記処理Ｂ２の置数、演算
ルーチンが完了すると、次に処理Ａ１のキーサンプリン
グルーチンに進む。

そしてこの中の処理Ｂ１のキーサンプリング処理動作が
先す実行されるが、いまキー入力部６の何れのキーも操
作されていず、キー入力部６から出力されるギーデータ
Ｄ。−Ｄ３の各ビットの内容は“゜０゛である。しかし
、電源スイッチ１４はオフ状態であるから、インバータ
１５から出力される６′Ｒ３信号各々オアゲート１０，
１２，１３を介してキーバッファレジスタ１１のＦ。−
Ｆ２桁に印加されたままである。次にステップＢ２進む
と、上記バッファレジスタ１１に制御信号ｄが出力され
るため、このバッファレジスタ１１のＦ。

−Ｆ３には予め印加されていたデータ゜゛１１１０゛（
１雉数でＲ７Ｊ）が書き込まれることになる。そしてこ
の書き込み動作が終了するとステップ式へ進む。ステッ
プＢ３ではゲート制御信号ｂが出力されてキーバッファ
レジスタ１１内のデータＲ７ＪがＲＡＭ２内のｘレジス
タに送られる。

次いでステップＢ４ではＲＯＪでないと判断され、ステ
ツプ八に進み更にｘレジスタの内容がＲ７Ｊか否かの判
断動作が実行される。この結果、Ｘレジスタの内容がＲ
７Ｊであることが判断され、ステツプ八に進む。ステッ
プＢ６では、このステップを表わすアドレスがデコーダ
５ｂによつてデコードされることにより制御信号ｅが出
力されるための制御回路１７がリセットされ、発振回路
１８の動作が停止される。したがつてクロックパルスφ
が発振回路１８から出力されなくなり、第１図に示す各
回路の動作が停止する。但し、この状態ではステツプ八
の次のアドレスを有する処理への先頭アドレスが指定さ
れており、発振回路１８が再び駆動し始めると処理Ｂ１
のキーサンプリング処理が行われるようになつている。
） このようにして、処理Ｂ２の置数、演算ルーチンに
おける演算動作の実行中に万一電源スイッチ１４がオフ
されても、このオフ状態は必ず実行中の演算が完了し、
次のキーサンプリングルーチンに進行した時点でなけれ
ば検出されることはな５く、従つて演算中に発振回路１
８が停止されることはない。

そしてこれ以降はＲＡＭ２にはバックアップ電源が供給
されるから、演算を完了してＲ，ＡＭ２に入力された演
算結果が、電源スイッチ１４のオフ期間記憶保持される
ことになる。したθがつて暫くして電源スイッチ１４を
オンすると、上述したようにして再びキーサンプリング
ルーチンが開始され、ＲＡＭ２内の上記演算結果を利用
した演算を再開続行することができる。そしてこの際利
用する上記演算結果は、演算未終了データではないから
、再開された演算に誤演算を発生させることは全くない
。尚、上記実施例では、電源スイッチをオフした際に、
この電源スイッチのオフ状態に検出信号により、発振回
路の動作のみを直接停止させたが、メモリの内容を保持
できる範囲内で発振回路以外の他の回路の動作をも同時
に停止できるようにしてもよい。

また、電源スイッチのオフ状態の検出方法も上記実施例
の方法のみに限定されるものではない。要はこの発明の
要旨を逸脱しない範囲であればよいのである。以上詳細
に説明したように、この発明によれば、演算処理中に電
源スイッチがオフれてもその入力を禁止したので、演算
未処理のまま動作が終了することがなく、オペレータは
安心して演算をすることができるという効果が得られる
。

【図面の簡単な説明】

第１図はこの発明の一実施例の小型電子式計算機の全体
の回路構成図、第２図および第３図は同例の動作を説明
するためのフローチャートである。 １・・・・・ＲＯＭｌ２・・・・・・ＲＡＭｌ５・・・
・・ＲＯＭアドレス部、５ｂ・・・・・・デコーダ、６
・・・・・・キー入力部、１０，１２，１３・・・・・
・オアゲート、１１・・・・・・バッファレジスタ、１
４・・・・・・電源スイッチ、１７・・制御回路、１８
・・・・・発振回路。

Claims (1)

【特許請求の範囲】
1. １ 手動操作により少なくとも計算機内の所定の回路の
   動作停止を行なうためのスイッチ手段と、このスイッチ
   手段の操作に応じて所定の信号を発生する信号発生手段
   と、演算手段と、この演算手段の非動作中において上記
   信号発生手段からの信号に基づき上記所定の回路を動作
   停止するか否かを判断する判断手断と、この判断手断の
   出力によつて上記所定の回路を動作停止する手段とを具
   備し、上記演算手段が動作中でないときは上記スイッチ
   手段による上記所定の回路に対する動作停止を許容し、
   動作中であるときは上記スイッチ手段による上記所定の
   回路に対する動作停止を禁止したことを特徴とする小型
   電子式計算機。