JPS6049349B2 - アドレス変換対制御方式 - Google Patents
アドレス変換対制御方式Info
- Publication number
- JPS6049349B2 JPS6049349B2 JP55122726A JP12272680A JPS6049349B2 JP S6049349 B2 JPS6049349 B2 JP S6049349B2 JP 55122726 A JP55122726 A JP 55122726A JP 12272680 A JP12272680 A JP 12272680A JP S6049349 B2 JPS6049349 B2 JP S6049349B2
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- Japan
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- information processing
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- processing device
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/10—Address translation
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Description
【発明の詳細な説明】
本発明は仮想記憶方式を採用している複数個の情報処理
装置を共有するマルチプロセッサシステムのためのアド
レス変換対制御方式に関する。
装置を共有するマルチプロセッサシステムのためのアド
レス変換対制御方式に関する。
一般に、仮想記憶方式をとる情報処理装置においては、
仮想記憶空間を指す仮想アドレスと実記憶空間における
実アドレスとの対応を処理装置内のアドレス変換対バッ
ファに登録しておき、主記憶参照時に毎回主記憶装置の
アドレス変換テーブルを参照することなく、前記アドレ
ス変換対バッファを利用して短時間に仮想アドレスから
実アドレスヘの変換を行なつている。また、処理装置が
参照しようとした主記憶上のエリアに、外部記憶装置か
らデータがまだ転送されていないと、外部記憶装置から
主記憶装置へのデータ転送を行う。このとき、主記憶上
に新たに外部記憶装置からのデータを取り込む空ページ
がない場合には、使用されなくなつたかまたは使用頻度
の少ないページ・を外部記憶装置にスワツプアウトし、
主記憶上に空エリアを確保し、そのエリアに新しいデー
タを外部記憶装置からスワツプインしている。仮想記憶
方式を採用した複数の情報処理装置が同一の主記憶装置
を共有している場合、ある情報処理装置フがスワツプア
ウトしようとしたページ対応アドレスが他の情報処理装
置内のアドレス変換バッファに登録されていることがあ
る。前述したように、情報処理装置は主記憶参照の際目
的のアドレス変換対がアドレス変換対バッファに登録さ
れている５かどうか調べ、登録されていれば、その実ア
ドレスを使用する。したがつて、他方の情報処理装置の
アドレス変換対バッファに登録されているアドレスのペ
ージを一方の情報処理装置がスワツプアウトしてしまう
と、他方の情報処理装置は正しい情報を使用できなくな
つてしまう。このため、従来の情報処理装置においては
、以下のようにしてこの問題に対処している。（１）
一方の情報処理装置は、主記憶上のエリアをスワツプア
ウトする前に、他の情報処理装置に対し、専用の制御線
を介して外部割込みをかけ、他方の情報処理装置は外部
割込みプログラムでアドレス変換対を無効としてから専
用の制御線を介して、一方の情報処理装置に外部割込み
プログラムの処理の終了を連絡する。
仮想記憶空間を指す仮想アドレスと実記憶空間における
実アドレスとの対応を処理装置内のアドレス変換対バッ
ファに登録しておき、主記憶参照時に毎回主記憶装置の
アドレス変換テーブルを参照することなく、前記アドレ
ス変換対バッファを利用して短時間に仮想アドレスから
実アドレスヘの変換を行なつている。また、処理装置が
参照しようとした主記憶上のエリアに、外部記憶装置か
らデータがまだ転送されていないと、外部記憶装置から
主記憶装置へのデータ転送を行う。このとき、主記憶上
に新たに外部記憶装置からのデータを取り込む空ページ
がない場合には、使用されなくなつたかまたは使用頻度
の少ないページ・を外部記憶装置にスワツプアウトし、
主記憶上に空エリアを確保し、そのエリアに新しいデー
タを外部記憶装置からスワツプインしている。仮想記憶
方式を採用した複数の情報処理装置が同一の主記憶装置
を共有している場合、ある情報処理装置フがスワツプア
ウトしようとしたページ対応アドレスが他の情報処理装
置内のアドレス変換バッファに登録されていることがあ
る。前述したように、情報処理装置は主記憶参照の際目
的のアドレス変換対がアドレス変換対バッファに登録さ
れている５かどうか調べ、登録されていれば、その実ア
ドレスを使用する。したがつて、他方の情報処理装置の
アドレス変換対バッファに登録されているアドレスのペ
ージを一方の情報処理装置がスワツプアウトしてしまう
と、他方の情報処理装置は正しい情報を使用できなくな
つてしまう。このため、従来の情報処理装置においては
、以下のようにしてこの問題に対処している。（１）
一方の情報処理装置は、主記憶上のエリアをスワツプア
ウトする前に、他の情報処理装置に対し、専用の制御線
を介して外部割込みをかけ、他方の情報処理装置は外部
割込みプログラムでアドレス変換対を無効としてから専
用の制御線を介して、一方の情報処理装置に外部割込み
プログラムの処理の終了を連絡する。
一方の情報処理装置はこの連絡を受けて始めてスワツプ
アウトを実行する。（２） 一方の情報処理装置が主記
憶上のエリアをスワツプアウトするとき、そのエリアを
示すアドレス情報を主記憶上の特定番地に格納し、他の
処理装置は、主記憶の前記特定番地を参照して処理装置
内の登録されているアドレス変換対のうちの該当する変
換対のみを有効とする。
アウトを実行する。（２） 一方の情報処理装置が主記
憶上のエリアをスワツプアウトするとき、そのエリアを
示すアドレス情報を主記憶上の特定番地に格納し、他の
処理装置は、主記憶の前記特定番地を参照して処理装置
内の登録されているアドレス変換対のうちの該当する変
換対のみを有効とする。
しかし、（１）の方式には、スワツプアウト毎に毎回接
続されている全ての情報処理装置に対して外部割込みを
かける必要があり、接続する情報処理装置の台数ととも
に、専用の制御線が増加し、ハードウェア量が大きくな
るという欠点がある。また、（２）の方式には、ある情
報処理装置が５スワツプアウトを行うごとに、他の情報
処理装置は、主記憶のアクセスを行わねばならないため
、処理時間が大きいという欠点がある。また、緩衝記憶
装置（キャッシュ）を有する複数の情報処理装置からな
るマルチプロセッサ・シこステムにおいては、ある情報
処理装置が主記憶上のエリアを書き換えると、他の情報
処理装置のキャッシュに前記エリアが登録されている場
合、キャッシュの該当する部分を消去しなければならな
い。
続されている全ての情報処理装置に対して外部割込みを
かける必要があり、接続する情報処理装置の台数ととも
に、専用の制御線が増加し、ハードウェア量が大きくな
るという欠点がある。また、（２）の方式には、ある情
報処理装置が５スワツプアウトを行うごとに、他の情報
処理装置は、主記憶のアクセスを行わねばならないため
、処理時間が大きいという欠点がある。また、緩衝記憶
装置（キャッシュ）を有する複数の情報処理装置からな
るマルチプロセッサ・シこステムにおいては、ある情報
処理装置が主記憶上のエリアを書き換えると、他の情報
処理装置のキャッシュに前記エリアが登録されている場
合、キャッシュの該当する部分を消去しなければならな
い。
もし、消去しないと、主記憶装置内のデータ３と異なる
データがキャッシュ上に登録されていることになり、以
後正しい処理が行われなくなつてしまう。このために従
来、情報処理装置間には、上記の消去のために、キャッ
シュー致処理のためのインタフェースラインと呼ばれる
特別なインタ４ｒフェースラインがこのインタフェース
ラインは、通常のデータ転送とは別に設けられており、
使用頻度の割に、ハード量が大きいという欠点がある。
本発明の目的な上述の欠点を除去したアドレス変換制御
方式を提供することにあ。
データがキャッシュ上に登録されていることになり、以
後正しい処理が行われなくなつてしまう。このために従
来、情報処理装置間には、上記の消去のために、キャッ
シュー致処理のためのインタフェースラインと呼ばれる
特別なインタ４ｒフェースラインがこのインタフェース
ラインは、通常のデータ転送とは別に設けられており、
使用頻度の割に、ハード量が大きいという欠点がある。
本発明の目的な上述の欠点を除去したアドレス変換制御
方式を提供することにあ。
本発明の方式は、主記憶装置と、
この主記憶装置を共用し該主記憶装置の輪理アドレス情
報と物理アドレス情報とからなるアドレス変換対を複数
格納するアドレス変換対バッファおよび特定命令の指示
により前記主記憶装置の記憶内容を一の情報処理装置が
書き換えたときに他の情報処理装置のキャッシュ記憶の
記憶内容を消フ去するように指示するためのインタフェ
ース線に前記主記憶装置のアドレス情報を送出する手段
を有する第１の情報処理装置と、前記主記憶装置を共用
し該主記憶装置の論理アドレス情報と物理アドレス情報
とからなるアドレ門ス変換対を複数記憶するアドレス変
換対バッファおよび、前記第１の情報処理装置から前記
インタフェース線を介して送られてきたアドレス情報に
より該アドレス変換バッファに格納されている複数のア
ドレス変換対のうちの該指定のアドレス変・換対のみを
無効とする手段を有する第２の情報処理装置とを含む。
報と物理アドレス情報とからなるアドレス変換対を複数
格納するアドレス変換対バッファおよび特定命令の指示
により前記主記憶装置の記憶内容を一の情報処理装置が
書き換えたときに他の情報処理装置のキャッシュ記憶の
記憶内容を消フ去するように指示するためのインタフェ
ース線に前記主記憶装置のアドレス情報を送出する手段
を有する第１の情報処理装置と、前記主記憶装置を共用
し該主記憶装置の論理アドレス情報と物理アドレス情報
とからなるアドレ門ス変換対を複数記憶するアドレス変
換対バッファおよび、前記第１の情報処理装置から前記
インタフェース線を介して送られてきたアドレス情報に
より該アドレス変換バッファに格納されている複数のア
ドレス変換対のうちの該指定のアドレス変・換対のみを
無効とする手段を有する第２の情報処理装置とを含む。
次に本発明について図面を参照して詳細に説明する。
第１図に示す本発明の一実施例は、情報処理装置１，２
および３，主記憶５，キャッシュー致処理用インタフェ
ースライン６，７，８，９，１０および１１，キャッシ
ュー致処理用情報またはアドレス変換対制御情報のいず
れかを保持しキャッシュー致処理用インタフェースライ
ン６〜１１に送出するためのレジスタ１３，１４および
１５，キャッシュー致処理用インタフェースライン８お
よび１０上の情報のいずれかを選択する選択回路１９，
選択回路１９の出力を保持するレジスタ１６，キャッシ
ュー致処理用インタフェースライン６および１１の情報
のいずれかを選択する選択回路２０，選択回路２０の出
力を保持するレジスタ１７，キャッシュー致処理用イン
タフェースライン９および７上の情報のいずれかを選択
する選択回路２１，選択回路２１の出力を保持するレジ
スタ１８および情報処理装置１，２および３と主記憶５
との間のインタフェースライン５２，５３および５４か
ら構成されている。
および３，主記憶５，キャッシュー致処理用インタフェ
ースライン６，７，８，９，１０および１１，キャッシ
ュー致処理用情報またはアドレス変換対制御情報のいず
れかを保持しキャッシュー致処理用インタフェースライ
ン６〜１１に送出するためのレジスタ１３，１４および
１５，キャッシュー致処理用インタフェースライン８お
よび１０上の情報のいずれかを選択する選択回路１９，
選択回路１９の出力を保持するレジスタ１６，キャッシ
ュー致処理用インタフェースライン６および１１の情報
のいずれかを選択する選択回路２０，選択回路２０の出
力を保持するレジスタ１７，キャッシュー致処理用イン
タフェースライン９および７上の情報のいずれかを選択
する選択回路２１，選択回路２１の出力を保持するレジ
スタ１８および情報処理装置１，２および３と主記憶５
との間のインタフェースライン５２，５３および５４か
ら構成されている。
第２図に示す前記情報処理装置１，２および３ｉま、第
１図のレジスタ１６，１７または１８に受取られたアド
レス変換対制御用アドレス情報の一部を保持するレジス
タ２２その残りを保持するレジスタ２３，ｎ個の仮想ア
ドレスとそれに対応するｎ個の実アドレスとその変換対
の有効性を示すビット（Ｖビット）を変換対の数ｎだけ
有するアドレス変換対バッファ２４，レジスタ２３の内
容により指されるアドレス変換対の仮想アドレスとレジ
スタ２２の内容とを比較する比較回路２５，アドレス変
換対を有効／有効にするために■ビットを゜゜１゛／゜
“０゛にするためのレジスタ２６および比較回路２５の
出力と■ビットとの論理積を作るアンド回路２７から構
成されている。
１図のレジスタ１６，１７または１８に受取られたアド
レス変換対制御用アドレス情報の一部を保持するレジス
タ２２その残りを保持するレジスタ２３，ｎ個の仮想ア
ドレスとそれに対応するｎ個の実アドレスとその変換対
の有効性を示すビット（Ｖビット）を変換対の数ｎだけ
有するアドレス変換対バッファ２４，レジスタ２３の内
容により指されるアドレス変換対の仮想アドレスとレジ
スタ２２の内容とを比較する比較回路２５，アドレス変
換対を有効／有効にするために■ビットを゜゜１゛／゜
“０゛にするためのレジスタ２６および比較回路２５の
出力と■ビットとの論理積を作るアンド回路２７から構
成されている。
次に情報処理装置１や主記憶５上のページを外部記憶装
置ヘスワツプアウトする動作を詳細に説明する。
置ヘスワツプアウトする動作を詳細に説明する。
情報処理装置１は、レジスタ１３に、スワツプアウトさ
れるべき仮想空間のエリアを示す仮想アドレスを保持す
る。
れるべき仮想空間のエリアを示す仮想アドレスを保持す
る。
この仮想アドレスは、キャッシュー致処理用インタフェ
ースライン６および９を介して、情報処理装置２および
３に転送される。情報処理装置２および３は転送されて
きた仮想アドレスを選択回路２０，２１で選び、レジス
タ１７，１８へ保持する。さらにこの仮想アドレスが自
分のアドレス変換対バッファ２４に登録されているかど
うかを調べる。すなわち、レジスタ１７または１８に格
納された仮想アドレスの一部がレジスタ２２に、残りが
レジスタ２３に格納される。レジスタ２３の内容がアド
レス変換対バッファ２４にアドレスとして与えられ、該
当する仮想アドレスが読み出される。この読み出された
仮想アドレスと、レジスタ２２の内容とが比較回路２５
により比較される。同時に、Ｖビットも読み出され、ア
ンド回路２７により、比較回路２５の出力と、■ビット
との論理積が取られる。アンド回路２７の出力が“゜１
゛であれば、該当するアドレス変換対が登録されている
ことを示す。アンド回路２７の出力がもし“１゛であれ
ば、制御回路２８のインバータ２９を介してレジスタ２
６に゜“０゛が取入れられて、さらに、レジスタ２６の
内容が該当するＶビットに書込まれて、そのアドレス変
換対が無効にされる。もし、アンド回路２７の出力が゜
゜０゛であれば、該当する仮想アドレスは登録されてい
ないので、何も行われない。このようにして、情報処理
装置２および３において、該当するアドレス変換対の無
効化が終了すると、情報処理装置２および３は、主記憶
５の特定エリアに終了情報を書込む。情報処理装置１は
、アドレス情報転送後、たびたび主記憶５の特定エリア
の内容を読み出し、終了情報が書込まれているかどうか
調べる。情報処理装置１は、終了情報が書込まれている
ことを確認して、はじめて、スワツプアウトを行う。本
発明には、アドレス変換対無効化をキャッシュー致処理
用インタフェースラインを使用して行なうことによりア
ドレス変換対無効化のために独自のインタフェースライ
ンを設けないためハード量は増加せずキャッシュー致処
理とアドレス変換対無効化との２つの目的でキャッシュ
ー致処理用インタフェースが使用でき、また、該当アド
レスを主記憶に書込んでおく方法に比較して短時間で処
理できるという効果がある。
ースライン６および９を介して、情報処理装置２および
３に転送される。情報処理装置２および３は転送されて
きた仮想アドレスを選択回路２０，２１で選び、レジス
タ１７，１８へ保持する。さらにこの仮想アドレスが自
分のアドレス変換対バッファ２４に登録されているかど
うかを調べる。すなわち、レジスタ１７または１８に格
納された仮想アドレスの一部がレジスタ２２に、残りが
レジスタ２３に格納される。レジスタ２３の内容がアド
レス変換対バッファ２４にアドレスとして与えられ、該
当する仮想アドレスが読み出される。この読み出された
仮想アドレスと、レジスタ２２の内容とが比較回路２５
により比較される。同時に、Ｖビットも読み出され、ア
ンド回路２７により、比較回路２５の出力と、■ビット
との論理積が取られる。アンド回路２７の出力が“゜１
゛であれば、該当するアドレス変換対が登録されている
ことを示す。アンド回路２７の出力がもし“１゛であれ
ば、制御回路２８のインバータ２９を介してレジスタ２
６に゜“０゛が取入れられて、さらに、レジスタ２６の
内容が該当するＶビットに書込まれて、そのアドレス変
換対が無効にされる。もし、アンド回路２７の出力が゜
゜０゛であれば、該当する仮想アドレスは登録されてい
ないので、何も行われない。このようにして、情報処理
装置２および３において、該当するアドレス変換対の無
効化が終了すると、情報処理装置２および３は、主記憶
５の特定エリアに終了情報を書込む。情報処理装置１は
、アドレス情報転送後、たびたび主記憶５の特定エリア
の内容を読み出し、終了情報が書込まれているかどうか
調べる。情報処理装置１は、終了情報が書込まれている
ことを確認して、はじめて、スワツプアウトを行う。本
発明には、アドレス変換対無効化をキャッシュー致処理
用インタフェースラインを使用して行なうことによりア
ドレス変換対無効化のために独自のインタフェースライ
ンを設けないためハード量は増加せずキャッシュー致処
理とアドレス変換対無効化との２つの目的でキャッシュ
ー致処理用インタフェースが使用でき、また、該当アド
レスを主記憶に書込んでおく方法に比較して短時間で処
理できるという効果がある。
ｑ図面の簡単な説明
第１図は本発明の一実施例を示す図および第２図はアド
レス変換対バッファを示す図である。
レス変換対バッファを示す図である。
第１図および第２図において、１，２，３・・・・・・
情報処理装置、５・・・・・・主記憶、７６，７，８・
・・・・・データ転送ライン、９，１０，１１・・・・
・・キャッシュー致処理用インタフェースライン、１３
，１４，１５，１６，１７，１８，２２，２３・・・・
・ルジスタ、１９，２０，２１・・・・・切換回路、２
４・・・・アドレス変換対バッファ、２５５・・・・・
・比較回路、２６・ ・・フリップフロップ、５２，５
３，５４・・・・・情報処理装置一主記憶間インタフェ
ースライン。
情報処理装置、５・・・・・・主記憶、７６，７，８・
・・・・・データ転送ライン、９，１０，１１・・・・
・・キャッシュー致処理用インタフェースライン、１３
，１４，１５，１６，１７，１８，２２，２３・・・・
・ルジスタ、１９，２０，２１・・・・・切換回路、２
４・・・・アドレス変換対バッファ、２５５・・・・・
・比較回路、２６・ ・・フリップフロップ、５２，５
３，５４・・・・・情報処理装置一主記憶間インタフェ
ースライン。
Claims (1)
- 【特許請求の範囲】 １ システム制御装置を持たないマルチプロセッサシス
テムのためのアドレス変換対制御方式において、主記憶
装置と、 この主記憶装置を共用し該主記憶装置の論理アドレス情
報と物理アドレス情報とからなるアドレス変換対を複数
格納するアドレス変換対バッファおよび、特定命令の指
示により前記主記憶装置の記憶内容を一の情報処理装置
が書き換えたときに他の情報処理装置内のキャッシュ記
憶内容を消去するように指示するためのインタフェース
線に前記主記憶装置のアドレス情報を送出する手段を有
する第１の情報処理装置と、前記主記憶装置を共用し該
主記憶装置の論理アドレス情報と物理アドレス情報とか
らなるアドレス変換対を複数記憶するアドレス変換対バ
ッファおよび、前記第１の情報処理装置から前記インタ
フェース線を介して送られてきたアドレス情報により該
アドレス変換バッファに格納されている複数のアドレス
変換対のうちの該指定のアドレス変換対のみを無効とす
る手段を有する第２の情報処理装置とを含むことを特徴
とするアドレス変換対制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55122726A JPS6049349B2 (ja) | 1980-09-04 | 1980-09-04 | アドレス変換対制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55122726A JPS6049349B2 (ja) | 1980-09-04 | 1980-09-04 | アドレス変換対制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5746374A JPS5746374A (en) | 1982-03-16 |
| JPS6049349B2 true JPS6049349B2 (ja) | 1985-11-01 |
Family
ID=14843061
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55122726A Expired JPS6049349B2 (ja) | 1980-09-04 | 1980-09-04 | アドレス変換対制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6049349B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59112356A (ja) * | 1982-12-20 | 1984-06-28 | Yamatake Honeywell Co Ltd | マルチプロセツサシステムの制御方式 |
-
1980
- 1980-09-04 JP JP55122726A patent/JPS6049349B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5746374A (en) | 1982-03-16 |
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