JPS60500641A - Ｍｏｓデプレション負荷回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 ＭＯＳデプレション負荷回路 １ １１悲Ｌ」 この発明は電子回路に関し、特に、たとえばインバータ、論理ゲート、およびス タティックＭＯ３（金属酸化膜半導体〉型ランダムアクセスメモリにおける負荷 回路として用いられる電界効果トランジスタ回路に関する。

先行技術の説明 たとえば、インバータ、論理ゲートおよびスタティックメモリシステムのような 、負荷素子を必要とする多くの半導体応用例において、終端回路は、単一のデプ レションモードの電界効果トランジスタ（ＦＥＴ）を含み、このＦＥＴは、電圧 供給バスに接続されたドレインを有し、さらに、ともに接続されかつプルアップ されるＡ′きノードｌ＼接続されたゲートおよびソースを有している。この態様 で接続されたデプレションモードのＦＥＴは、常に導通しているが、しかし電流 を制限している。デプレションモードの定電流源特性のために、エンハンスメン トモードのＦＥＴおよび抵抗と比較したときに、デプレションモードのＦＥＴは より優れた負荷素子である。純粋なデプレション負荷は、同一の短絡電流に対し てより多くの充電電流を供給する。これは、同一の電力レベルにおけるより速い 動作をもたらす。

しかしながら、非常に頻繁に、ノードがそこまでプルアップされるべき電圧は、 中間の高電圧、たとえば高電圧よりも低い１つのエンハンスメントしきい値電圧 である。結果としで、エンハンスメントモードのＦＥＴはしばしば、高いプルア ップ電圧とデプレションモードのＦＥＴとの間に配置される。エンハンスメント モードのＦＥＴのゲートは、高いプルアップ電圧に接続され、かつデプレション モートのＦＥＴのゲートはそのソースに結合されるが、そのソースはプルアップ されるべきノートである。デプレションモードのＦＥＴのドイレンは、エンハン スメントモードのＦＥＴのソースに接続される。そのような回路の構成（よ、中 間の高い電位をもたらし、かつ定電流源負荷として機能する。あいにく、エンハ ンスメントモードのＦＥＴを横切って発生する成る電圧降下のために、純粋なデ プレション負荷曲線の特性は、エンハンスメントモードのトランジス々がデプレ ションモートのトランジスタよりも無限に大きくなければ逼殻することはできな い。この解決策は非現実的なので、そのような回路構成は典型的には、エンハン スメントおよびデプレション型トランジスタの間のどこかで負荷曲線特性を有す るっこの形式の回路は、゛′半導体メモリシステムのためのセンスライン終端回 路″と題されたアメリカ合衆国特許第４，１９５，３５６号においてより詳細に 開示されている。

１」二１１ この発明は、デプレションおよびエンハンスメントモードのＦＥＴを含む回路を 提供し、この回路は、先行技術の回路以上のデプレション負荷曲線特性をもたら す。この発明は、この回路を用いるインバータ、論理ゲートおよびメモリに、改 善された動作特性を与える。一実施例において、電源ラインと第１のノードとの 間を接続するための負荷素子は、エンハンスメントモードのＦＥＴを備え、この ＦＥＴは、第１のノードに接続されたソースと、電源ラインに接続されたゲート と、第２のノードに接続されたドレインとを有し、さらに、この負荷素子は、デ プレションモードのＦＥＴを備え、このＦ　Ｅ　Ｔは、電源ラインに接続された ドレインを有しかつ第２のノードに接続されたソースを有している。デプレショ ンＦＥＴのゲートは第１のノードまたは第２のノードの１つに接続される。

エンハンスメント素子は大きなオーバドライブに対しても糠形領誠に維持される ので、この回路の構成は回路のエンハンスメント特性を減少させ、したがって、 エンハンスメント素子のドレイン−ソース電圧は先行技術の回路における電圧よ りもより小さいものとなる。それゆえに、結果としてもたらされた負荷特性は先 行技術よりもよりデプレション型のものとなる。

面の　な膏 第１図は、この発明の一実施例の電気的な概略図である。

第２図は、先行技術の回路の電気的な概略図である。

第３図は、好ましい実施例の負荷曲線を先行技術の負荷曲線と比較づるグラフで ある。

第４図は、この発明の回路に対づる一般的な応用を描いたブロック図である。

第５図は、この発明の回路のスタティックＭ’Ｏ８￥−導体メモリへの応用を示 す電気的な概略図である。

第６図は、この発明の他の実施例の電気的な概略図である。

好ましい、９　例のコ　なｉ 第１図は、この発明のデプレション負荷回路の好ましい実施例の電気的概略図で ある。示されているように、この回路は、電源ラインｖ９．とノード１ｏとの間 に接続されている。この回路は、エンハンスメントモードの電界効果トランジス タ１２を有しており、このトランジスタ１２はノード１０に接続されたソース１ ４と、ノード２４に接続されたドレインと、電源ラインに接続されたゲーｌ−１ ５とを有している。デプレションモードの電界効果トランジスタ２０は、電源ラ インに接続されたそのドレイン２１と、エンハンスメントモードのトランジスタ １２のドレイン２５に接続されたそのゲート２２およびソース２３とを有してい る。

ｎ−ＭＯ８素子について周知のように、ドレイン２５上の正の電位は、ソース１ ４から電子を引きつけるが、しかしこれらの電子の流れは、Ｐ導電型チャネルに おけるホールによって妨げられる。ゲート１５上の圧の電荷は、ぞのチャネルに おける電子を引きつ（プてソースとドレインどの間に電流を流す。ｎ　−ＭＯＳ デプレションモートの素子２０（３、反対の態様で機能し、ゲート上の負の電圧 がこの千トネルから電子を追い出１）で素子をオフ状態に切換えなければ、通常 導通状態にある。第１図に示された回路の動作は、先行技術の動作と比較して以 下に説明されるであろう。

第２図は、アメリカ合衆国特許第４．１９５，３５６号の先行技術の負荷回路の 電気的概略図である。第２図に示されているように、この回路は、デプレション モードのＦＥＴ３０とエンハンスメントモートのＦＥＴ４０とを備えている。デ プレションモートのＦＥＴのソース３１およびゲート３２は、ノード２８へ接続 され、一方で、エンハンスメントモートのＦＥＴ４０の１〜レイン３３およびグ ー１−３．４はともに接続されてかつ電源ラインＶ、、：に接続される。エンハ ンスメン１〜負荷の素子のソース３５は、デプレションモートの素子のトしツイ ン３６に接続される。

第２図の回路は、ノード２８を、■、、、電源より低い１つのしきい値電Ｂ付近 の山間の高電圧までプルア・ツブする現在の周知の技術を描いている。これは、 高いブルア・ツブ電圧とデプレション１−ランジスタ３０との間にエンハンスメ ント１ランジスタ４０を配置することによって達成される。結果としてもたらさ ねる構成は、中間の高電圧と、実質的に一定の電流源負荷とをもたらすが、し力 λし電圧降下はデプレション素子３ｏを横切って所望のように発生するとは限ら ない。以下に示されるように、そのような結果を達成するために、エンハンス、 メジ１−トランジスタのＷｙＬ（ケートの幅対グー１−の長さ）の比率は、デプ レション１〜ランジスタに対する同じ化率よりも無限に大きくなければならない 。この解決方法は明らかに非現実的であるので、第２図に示された回路の構成（ よエンハンスメン１−モードの素子４０どデプレションモートの素子３０との間 のどこかで負荷曲線特性を有するであろう。

同じ大きさのトランジスタに対して、第１図に示された回路は、第２図に示され た回路以上のデプレション負荷面ｍ特性を有するであろう。これは、より多くの 電圧降下がデプレションモードの素子２ｏを横切って発生し、かつより少ない電 圧降下がエンハンスメントモードの素子１２を横切って発生するためである。ノ ードが、Ｖ、、１、からノーｉ〜への電流の導通を起こすのに十分な電圧にひる ときに、第１図に示された回路と第２図に示された回路との間で９荷曲線特性が 異なる理由は、以下のとおりである：これらの条件の下に、第２図のエンハンス メント素子はオン状態にあり、したがって、そのゲート対ソースおよびトレイン 対ンース電位は、実効しきい値電圧よりも大きい。ノード電圧が減少されるにつ れて、この構成を介する電流は増大し、かつエンハンスメント１〜ランジスタの グー１−−ソースおよびドレイン−ソース電位もまた増大し、それを飽和したエ ンハンスメン１〜負荷の特性に与える。回路全体のエンハンスメント特性を最小 限にするために、エンハンスメント１〜ランジスタのＷ／Ｌ比率が増大されなけ ればならない。

第２図について説明された条件と同じ条件の下に、エンハンスメント素子は、よ り大きなオーバドライブ値〈ゲート−ソース電位がしきい値電圧以下）に対して 常に線形領域において作動されるので、第１図の回路はエンハンスメント特性を 減少させる。この条件は、エンハンスメント素子のドレイン−ソース電位を、第 ２図に描かれた回路に対する電位よりもはるかに小さなものにする。結果として 、第１図に示された回路の負荷曲線特性は、第２図に示された回路以上にデプレ ション型の素子である。第３図（よ、第１図および第２図に示された２つの回路 の負荷曲線を描いている。

第２図に示された回路について、２次的な効果を無視し。

かつ電源電圧＼／ｃ（が、エンハンスメントＦＥＴを〜オフ状態に切換えるのに 充分なだけ大きいと仮定すると、エンハンス、メントおよびデプレションモート の素子のドレイン−ソースＮ流は、以下の式によって与えられる。

ここで、Ｗはゲートの幅であり、Ｌはゲートの長さくソースとドレインとの間の 距ｌ１ｌ）であり、かつＫは用いられる材料に依存する導通係数である。ノード ３７におりる電圧、について解くと、次のようになる。

この方程式は、エンハンスメントおよびデプレションＦＥＴのＷ　、／　Ｌ　ｉ ｔ率に対するノード３７における電圧の関係を示している。電圧ＶアはＷｌ：／ Ｌ＝比率に比例し、かつＷ　ｐ　／’　Ｌ　Ｄ比率に反比例する。

第１図に示された回路について、２次的な影響を無視すると、エンハンスメント およびデプレションモードの素子の各々に対するドレイン−ソース電流は、既に 定義された同じ記号を用いて次のように与えられる。

これをノー１へ２４における中間電圧ｖ７について解くと前述の方程式は、ノー ト２４における中間電圧と電界効果トランジスタのＷ、／Ｌｉｔ率との間の同様 のｒ！１ｇを示している。第１図および第２図に示された構成の各々に対するノ ード２４および３７におけろ中間電圧を比較するために、双方のエンハンスヌン トＷ、、／Ｌ比率は同一であり、かつ双方のデプレションＷ、／Ｌ比率は同一で あると仮定する。さらに、次のように仮定する。

ノート２４における電圧は、 そして、ノード３７（こおける電圧（ま、第１図および第２図の双方に示された 回路構成に対する中間ノード電圧を知ると、回路間の質的な比較がなされる。

第２図に示された回路に対して、デプレションＦＥＴを横切る電圧降下が３．０ ５ボルトであるのに対し、一方で、第１図に示された回路に対しては、デプレシ ョンＦＥＴを横切る電圧降下は４，７７ボルトである。同様に、第２図における エンハンスメント素子を横切る降下は１．９５ポルｔ−テアル一方で、第１図の エンハンスメン１〜素子を横切る降下は０．２３ポル１−である。それゆえ（こ 、第２図にお（プる回路（沫、純粋なデプレション負荷の６１％（−３，０５、 、、／　５　Ｘ　１００）であるＩ　、／　Ｖ特性を有し、一方で第１図に示さ れた構成に対しては、Ｉ／Ｖ狛性（よ純粋なテプレション弁荷の９５％（＝４． ７７１５Ｘ１００）となるであろう。それゆえ（こ、この発明の回路は、デプレ ション負荷特性に関して、先行技術の特性に対する５０％の改暦を表わしている 。結果として、同＝の短絡電流（ＩＤｓ）に対して、充電回路における５０％の 改善が実行され得る、。

第４図は、この発明の負荷回路に対する一般化された応用を示している。第４図 （こ示されるように、第１図に描かれたような負荷回路４１は、より高い電位＋ Ｖと、より低い電位−Ｖとの間に接続される。より低い電位は必ずしも角である 必要はなく、単に正の電位よりも低ければよい。ドライバＡ２は、９荷と、より 低い電位−■との間に接続され　かつ示されるように入力信号を受取る。ｉ−ラ イベ４２は、単一の１ヘランジスタを含んでいてもよい。出力は、負荷４１ど１ 〜ライバ４２との門から取られ、かつ入力信号を反転し５たちのとなるであろう 。第４図から明白なようにこの発明のｐ荷回路４１は、インバータ、論理ゲート およびメモリを含む多くの応用を有している。一般に、この回路は、負荷回路が デプレション特性を有しかつ中間電圧が要求されるどの応用例←＝も適している であろう。

第５図は、この発明のデプレション負荷回路に対づる特定の応用例を示している 。第５図に示されるように、デプレション負荷回路５０および６０は、高いプル アップ％　ＨＢ１ ■、：ｃの電源バスと、複数のスタティックメモリセル５２゜５３および５４に 対するセンスラインＹ１およびＹ２との間に相互接続されている。終端回路５０ および６ｏは、メモリセルのどれもが、センスラインＹ、およびＹ２に結合され た低電圧メモリノードを有していないとぎはいつでも、Ｖ（（以下の成るしきい 値電圧付近の所定の中間電圧値に向けてセンスラインをプルアップするように機 能する。各々のメモリセルは、ラインＹ、およびＹ２の間と、選択ラインＸとに 接続されている。センスライン終端回路５０および６０は、センスラインの電圧 の逸脱を制限し、ざらに、センスラインが低電圧メモリノー１〜に結合されると きに、所定の電流制限を行ないながらセンスラインを与えられた低電圧値までプ ルダウンさせる。その結果、この発明の回路は先行技術の回路以上にギアレショ ン負荷曲線特性をもたら夛。これ（Ｊ１エンハンスメントモートＦＦ王および抵 抗と、先行技術の回路とも比較したときに、より（夕れた性能をもたらす。

第６図は、この発明の他の実施例を示しており、そこでは、デプレション索子６ ４のゲートは、エンハンスメン１〜素子のトレインよりもむしろ、ノートまたは エンハンスメント素子のソースへ結合される。第６図に描かれた回路は、第１図 に関連して説明された態様と同じ態様で成能するが。

デプレション素子のよりイバいグー１〜電位の観点から、同じように急速には充 電しないであろう。

２ この発明の好ましい実施例が説明されたが、これらの実施例はこの発明を示しか つ説明しようとするものであるということが理解されるへきである。この発明の 範囲は以下の請求の範囲から確認される。

冷わ−（内容に変更なし） （先行枝打） ＦＩ　Ｇ、牛 手続補正書（方式） ％式％ １、事件の表示 国際出願番号：ＰＣＴ／ＵＳ８４１００２４４２、発明の名称 ＭＯＳデプレション負荷回路 ３、補正をする者 事件との関係　特許出願人 任　所　アメリカ合衆国、９４０８８　カリフォルニア州、サニイベイルピイ・ オウ・ボックス・３４５３、トンプソン・ブレイス、９０１名　称　アドバンス ト・マイクロ・ディバイシズ・インコーホレーテッド代表者　アームストロング 、トーマス・ダブリュ４、代理人 住　所　大阪市北区天神橋２丁目３番９号　八千代第一ビル昭和６０年２月５日 ６、補正の対象 特許協力条約に基づく国際出願願書の翻訳文および図面翻訳文７、補Ｃの内容 （１） （広域転 （２） 以上 国際調査報告

Claims (1)

1. 【特許請求の範囲】 １、　電源ラインと第１のノードとの間の接続のための負荷回路であって、 前記ノードに接続されたソースと、前記電源ラインに接続されたゲートと、第２ のノードに接続されたドレインとを有するエンハンスメントモードの電界効果ト ランジスタと、 前記電源ラインに接続されたドレインと、前記第２のノードに接続されたソース と、前記第１のノードまたは第２のノードの一方に接続されたゲートとを有する デプレションモードの電界効果トランジスタとを備えた、負荷回路。 ２、　前記デプレションモードの電界効果トランジスタのゲートは前記第２のノ ードに接続される、請求の範囲第１項記載の負荷回路。 ３、　前記デプレションモードの電界効果トランジスタのゲートは前記第１のノ ードに接続される、請求の範囲第１項記載の負荷回路。 ４、　前記第１のノードは駆動素子に接続される、請求の範囲第１項記載の負荷 回路。 ５、　前記第１のノードはまた出力端子に接続される、請求の範囲第４項記載の 負荷回路。 ６、　前記電源ラインは第１の電位の電源を含む、請求の範囲第１項記載の負荷 回路。 ７、　前記第１のノードは、前記第１の電位の電源よりも４ 低い電位を有する第２の電位の電源に接続される、請求の範囲第６項記載の負荷 回路。 ８、　前記第１のノードは半導体メモリにおけるセンスラインに接続される、請 求の範囲第１項記載の負荷回路。 ９、　前記負荷回路は、電源ラインよりも低い成るしきい値電圧付近の所定の中 間の高電圧に向けてセンスラインをプルアップする、請求の範囲第２項記載の負 荷回路。 １