JPS60500986A - デイジタル多顧客デ−タインタフエ−ス - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 ディジタル多顧客データインタフェース技術分野 本発明はデータサービスベンダと顧客の間での対話的ビデオテキストサービスの ようなデータ通信サービスを提供するローカルエリアデータ伝送システムの７（ ケラト交換網に接続されたディジタル多顧客データインタフェースのための方法 と装置に関する。

発明の背景 パケット交換方式においては、ディジタル顧客インタフェース（これはパケット 集線装置とも呼ばれる）を経由して多数の顧客が主パケット交換網に接続されて いる。

各インタフェースは低速の伝送リンクを経由して顧客からパケットを受理し、高 速の伝送リンクを通してこれらを交換網に対して送出する。

ディジタル顧客インタフェースと個々の顧客の間の／（ケラトの同期的伝送を行 なうためのＸ、　２５　（ＣＣＩＴＴ１９７６、１９８０年改訂）のようなより 複雑なプロトコルの導入によって、このようなプロトコルによって要求される時 間のかかる機能をどのように実行するのかについての問題が生じて来た。特に個 々のデータビット信号を／くイトに組立て、誤り検出のために必要な巡回符号の 検査を行ない、ビットのスタッフとスタッフの除−去を行ない、フラグビットパ ターンを識別する動作を含むｘ、２５プロトコルのレベル２の機能を実行する方 向に関して非能率が生ずる。またＸ、２５のレベル３を実行するための多数のリ アルタイムの処理操作によって、多数の顧客に対してそのレベルを実行する既存 のマイクロプロセッサの能力に大きな影響を与える。

従来技術のシステムでは、Ｘ、２５のレベル２の実行は顧客ごとに個別のディジ タルインタフェースを用いて解決される問題であった。このように顧客ごとに要 求が行なわれることは高コスト、複雑さ、大電力消費および保守の負担のような 欠点を持つことになる。このような欠点はこのような個別のディジタルインタフ ェースが並列アドレスおよびデータ転送を必要とし、高度で複雑で、個々の回路 が大きな電力を要するために生じて来る。

多数の顧客にインタフェースするマルチラインプロトコルフォーマツタが当業者 には周知である。その−例はＴ、　Ｔ、　Ｂｕｔｌｅｒ他の米国特許３，５８７ ，０５８に述べられている。

Ｂｕｔｌｅｒ　のフォーマツタは各々が顧客インタフェースユニットに接続され た複数のデータ顧客端末と同期データを通信することができるように々っている 。しかし、そのフォーマツタによって実行されるプロトコル機能はＸ。

２５　のレベル２によって要求されるものよシもずっと単純である。さらに、Ｂ ｕｔｌｅｒ　のフォーマツタは並列のバスを通してデータ、制御およびステータ ス情報のアドレスと通信を並列のバスを通して伝える。また制御およびステータ ス情報はデータ情報と共通に通信され、インタフェースユニットの制御の間にシ ステムの効率を低下させる。

以下に示す図示の方法と構造的実施例においては、パケット通信のプロトコル機 能を実現するために主プロセツサと多顧客プロトコルコントローラを利用し、パ ケットと制御情報の通信のために個々の直列線を利用することによってディジタ ル顧客インタフェースにおいて従来技術からの発展が実現される。多顧客プロト コルコントローラは顧客インタフェースユニットと顧客ラインを通して複数の顧 客と同期的にパケットを通信するための制御プロセッサとフォーマツタ回路を含 んでいる。フォーマツタ回路は複数の顧客ラインのグループで共用されデータバ イトと個々のデータビット信号の間の組立て分解を行々い、巡回符号の検査と発 生を行ない、フラグの識別と発生を行ない、ヒツトスタッフとスタッフ除去を行 なう。このような共通回路の使用によって、多数の顧客に対してこれらの機能を 提供するに際してのコストと電力の消費を低下させる。

特徴はフォーマツタ回路と顧客インタフェースユニットの間でデータビット信号 が直列にやりとりされることである。また制御とステータス情報は主プロセツサ と顧客インタフェースユニットの間で制御バッファ回路を通して通信され、これ は主プロセツサから受信された制御情報を顧客インタフェースユニットに周期的 に送出し、ユニットからステータス情報を受信する。制御バツファ４ 回路によって主プロセツサで時間のかかる顧客インタフェースユニットとの直接 の通信がなくなり、有利なことに各顧客インタフェースユニットによって制御情 報が正しく受信されていることを周期的に確認することによって、制御バッファ 回路は常に各顧客インタフェースユニットが正しい制御情報を持っていることを 常に確認することができる。

特定の構造的実施例は主プロセツサと顧客インタフェースユニットを通して複数 の顧客ラインにインタフェースされた主プロセツサと多顧客プロトコルコントロ ーラを含んでいる。プロトコルコントローラはデータ分配回路と、制御バッファ 回路と、フォーマツタプロセッサと、フォーマツタ回路とを含んでいる。データ 分配回路は顧客インタフェースユニットからの直列ビット信号に応動して、これ らの信号をフォーマツタ回路に対して時分割多重化する。後者は時分割多重化さ れたビット信号を各々の顧客ラインの個々のバイトに組立てる。フォーマツタプ ロセッサはフォーマツタ回路からのハイドを受理して、これらのバイトを各顧客 ラインごとのパケットに組立てる。フォーマツタプロセッサはこれらのパケット を主メモリーに組立て主プロセツサによって後に使うようにする。

データ分配回路はまた顧客インタフェースユニットからのステータスビットに応 動して、制御バッファへの信号を多重化し、次にこれを主プロセツサに送る。主 ブロータスビット信号に応動して主記憶からその顧客ラインのパケットを読み取 ってこれをパケットスイッチに送信する。

特定の顧客インタフェースユニットの各ビット信号に応動してそのビット信号を その特定の顧客インタフェースユニットについての部分的に形成されたバイトと 継ぎ合わせるために、フォーマツタ回路がビットからバイトへの翻訳回路を持つ ようにしておくのが有利である。各バイトカー完全に形成されたときには、翻訳 回路によってバイト完了信号が発生される。さらに、翻訳回路は個々の顧客ユニ ットごとに部分的に形成されたバイトを蓄積し、各々の部分的に形成されたバイ トの完了の状態を表わす信号を蓄積するための状態メモリーを持っている。

翻訳回路はさらに蓄積された部分的に形成されたハイドインを識別する回路と、 翻訳回路の中の他の回路の動作を制御する論理回路とを含んでいる。

また翻訳回路は組立てられたバイトとバイト完了信号をフォーマツタプロセッサ に送信するために先着順メモリを含んでいる。さらに翻訳回路は受信されたビッ ト信号に応動して部分に対して巡回チェックビット信号を計算して、部分結果を 状態メモリーに蓄積し、これを全パケットが受信され、受信されたパケットの完 全性が判定されるまで続ける。

フォーマツダプロセッサはバイト完了信号とプログラム命令の集合に応動して各 々の完成されたバイトを特定の顧客ラインに個有のパケットに組立て、さらに第 ２の命令の集合に応動して、組立てられたパケットの各々についてパケット完了 信号を発生するようにしておくのが有利である。主プロセツサはパケット完了信 号に応動して、このパケットをパケットスイッチに対してフレームとして送信す るためのプロトコル動作を実行す゛る。

制御バッファ回路は主プロセツサからの特定の顧客インタフェースユニットに対 する制御情報に応動してこの情報を制御清報メモリーに蓄積し、この制御情報に 周期的にアクセスし、これをデータ分配回路を経由して特定の顧客インタフェー スユニットに対して送信する。顧客インタフェースユニットは制御情報に応動し て、制御バッファ回路に対してそのステータス情報を送信し、データ分配回路を 経由して制御情報を受信する。制御バッファはステータス情報を記憶し、制御情 報を制御情報メモリーに送信する。主プロセツサはその便宜に従ってステータス および制御情報にアクセスしてステータス情報を読み出し、制御情報の送信を確 認する。制御情報メモリーの利点は主プロセツサが顧客インタフェースユニット と能率良く制御およびステータス情報を交信することができるということである 。さらに、制御情報を顧客インタフェースユニットに対して周期的に送信するこ とによって、これらのユニットが常に正しい制御情報を持つことが保障される。

この新らしい方法ではディジタル多顧客インタフェースを利用して複数の顧客ラ インとパケットスイッチの間でデータのパケットが交信される。ディジタル多顧 客インタフェースは多顧客プロトコルコントローラと主プロセツサを含んでいる 。多顧客コントローラは顧客インタフェースユニットを経由して顧客ラインに接 続されており、データ分配回路、フォーマツタ回路、フォーマツダプロセッサお よび制御バッファ回路を含んでいる。この方法は次のステップを含んでいる。顧 客ラインから受信されたビット信号をデータ分配回路に時分割多重化する。

フォーマツタ回路によって時分割多重化されたビット信号を特定のラインごとに バイトに組立てる。フォーマツダプロセッサによってハイドを個々のパケットに 組立てこれらのパケットを記憶し、制御信号を発生する。制御バッファ回路によ って顧客ラインからステータス信号を読み出す。フォーマツタプロセッサからの 制御信号の制御によって主プロセツサは記憶されたパケットと受信されたステー タス信号を読みこれらのパケットをパケットスイッチに送信する。

図面の簡単な説明 一般に、システムの構成要素が図面中に最初に現われたときには、その構成要素 の番号の最上位の桁としてその図面番号の数字を用いる。

第１図はデータ伝送システムの一例のブロック図；８ 第２図は本発明のアーキテク手ヤを利用したデータ加入者インタフェース１０４ の詳細なブロック図；第３図は本発明の特定の実施例を図示するために図面の７ 部を配列する方法を示す図； 第４図はフォーマツタ２０７の詳細なブロック図；第５図はＤＭＡプロセッサ２ ０９の詳細なブロック図；第６図は制御バッファ２０８の詳細なブロック図；　 、第７図はグループ分配回路２０５の詳細なブロック図；第８図は誤りチェック 回路７１５の詳細なブロック図；第９図はシステムクロック２５０の詳細なブロ ック図；第１０図は本発明の特定の実施例を図示するために図面の一部を配列す る方法を示す図； 第１０Ａ図および第１０図は送信状態機械４０９のブロック図； 第１１図乃至第１４図は送信状態機械４０９の状態図；第１５図は本発明の特定 の実施例を図示するために図面の一部を配置する方法を示す図； 第１５Ａ図および第１５Ｂ図は受信状態機械４０４のブロック図； 第１６図乃至第１８図は受信状態機械の状態図；第１９図は共用メモリー５０６ の詳細なブロック図；第２０図乃至第３４図はＤＭＡプロセッサ２０９のフロー チャート： 第３５図はライン回路カード２０１−１の詳細なブロック図である。

詳細な説明 第１図は顧客１００あるいは１０３のような複数の顧客を取扱かう複数のデータ 加入者インタフェース１０４を持つデータ伝送システムの例を示している。デー タ顧客伝送路は同時に交換局１１５を通した通常の音声通信とデータ加入者イン タフェース１０４あるいは１０５を通したデータ通信の両方に同時に使用できる 。データ伝送システムはデータ加入者インタフェース当り１２８寸での顧客とデ ータサービスシステム１０８の間で対話ビデオチフスサービスのよう々データ通 信サービスを提供できる。個々の顧客とデータサービスシステム１０８の間のす べてのデータ転送はパケットによって行なわれる。

個々の顧客からのパケットはデータ加入者インタフェース１０４あるいは１０５ によって多重化され、ケーブル１１３とパケットスイッチ１０７を通してデータ サービスシステム１０８に送られる。データサービスシステム１０８からのパケ ットはパケットスイッチ１０７を通して、データ加入者インタフェース１０４あ るいは１０５に転送され、ここでこれらは多重分離されて個々の顧客に分配され る。データ加入者インタフェース１０４はケーブル１１１を通してパケットスイ ッチ１０７にインタフェースする。管理プロセッサ１０６は状態変化、保守、ト ラヒック測定および課金のようなデータ加入者インタフェースの全体のシステム 管理を行なう。

以下の説明では、まず顧客１００とデータサービスシステム１０８の間のデータ の転送を例として説明してデータ伝送システムを形成する構成要素の一般的説明 を行なう。次にデータ加入者インタフェース１０５の説明を行なう。最後に、デ ータ加入者インタフェース１０５を形成する構成要素を詳細に説明する。

顧客１００とデータサービスシステム１０８の間のデータ転送の例についてまず 考えよう。顧客１００は１ずケーブル１０９を通してデータ加入者インタフェー スに対してサービス要求を行なう。この要求によってデータ加入者インタフェー ス１０４は呼設定パケットを発生し、これはデータ加入者インタフェース１０４ 上の顧客の物理アドレスを含んでいる。この呼設定パケットは顧客１０１のよう な他の顧客からの他のパケットと多重化され、ケーブル１１１を通してパケット スイッチ１０７に転送される。パケットスイッチ１０７は呼設定パケットに含捷 れたアドレスを内部アドレスに翻訳するが、これはデータサービスシステム１０ ８の所望のサービスのアドレスである。データサービスシステム１０８ｆ／ｉ： よって提供されるサービスにはエレクトロニックショッピング、電子ニュースサ ービスその他を含む家庭用情報サービスを含む。データサービスシステム１０８ が一度呼設定ノ々ケットを受信すると、これは要求されたサービスが利用できる かどうかを判定する。もし要求されたサービスが利用できなければ、呼拒否パケ ットが発生されて、顧客１００に戻される。もし要求されたサービスが利用でき れば、データサービスシステム１０８はＸ、２５プロトコルに規定された呼受理 パケットを発生し、これは／Ｃケ゛ントスイツチ１０７を通してデータ加入者イ ンタフェースに転送される。データ加入者インタフェースは次に確認パケットを 顧客１００に戻し、これは顧客１００に対して呼が設定されたことを知らせる。

一度呼が設定されると、バーチャルサーキットがデータ加入者インタフェース１ ０４、パケットスイッチ１０７、データサービスシステム１０８ＶＣよって設定 され顧客１００とデータサービスシステム１０８の間のデータパケットの転送が 行なわれる。顧客１００あるいはデータサービスシステム１０８のいずれでも呼 を終了することができる。これを実行するためには、顧客１００あるいはデータ サービスシステム１０８のいずれかが、呼終了パケットを発生し、これをデータ 経路を通して転送し、これによって経路を切断する。

データ加入者インタフェース１０４１″ｌ：第２図に詳しく図示されている。他 のデータ加入者インタフェースもデータ加入者インタフェース１０４と同様であ る。受信方向では、データ加入者インタフェース１０４け１２８個の顧客の各々 から４．８ｋｂ／秒の速度でパケットを受信し、これらのパケットを５６ｋｂ／ 秒の速度でケーブル１１３とパケット交換機１０７を通してデータサービスシス テムに転送する。送信方向では、データ加入者インタフェース１０４はパケット スイッチ１０７を通してデータサ−ビスシステム１０８からパケットを受信して 、正しい顧客に対してパケットを分配する。説明の目的で、送信データはパケッ トスイッチ１０７から来て個々の顧客に送られるデータを指し、受信データは顧 客から来てパケットスイッチ１０７に送られるデータを指す。以下の説明ではま ず顧客１００からパケットスイッチ１０７への受信データの流れについて述べる 。次に、パケットスイッチ１０７から顧客１００への送信データの流れについて 述べる。

顧客１００は通常の電話線であるケーブル１０９を通してライン回路カート２０ １−１に接続されている。顧客１００に加えて、ライン回路カート２０１−１は 顧客１０１のような３つまでの他の顧客に接続されておシ、これはケーブル１１ ０を通して接続されている。ライン回路カード２０１−１はライン回路カート２ ０１−１６のような他のライン回路カートと同様であるが、４つの顧客の各々に 対してフィルタ作用を行ない、これはデータ信号を通常の音声信号から分離する 。第１図に図示したように、音声信号はケーブル１１６を通して交換局１１５に 送られる。ライン回路カード２０１−１は４人の顧客からの受信データとパリテ ィビットを３８．４ｋｂ／秒の多重化された直列のビットの流れに組立て、これ は導体２１６−１を通してグループ分配回路に与えられる。

グループ分配回路２０５は導体２１６−２乃至２１６−１６を経由して１５個の 他のライン回路カード回路２０１−２乃至２０１１６からの同様に多重化された 直列のビットの流れを受信する。ラインカード回路２０２−１は４人までの顧客 からのデータを受信し、このデータをパリティと共に３８．４ｋｂ／秒のビット の流れに組合せ、導体２３６−１を通してこれをグループ分配回路２０６に与え る。グループ分配回路２０６は導体２３６−２乃至２３６−１６を経由して、他 の１５のライン回路カード２０２−２乃至２０２−１６から同様の多重化された ビットの流れを受信する。

顧客１００からのデータを含むライン回路カート２０１−１からの直列のビット の流れは、導体２１６−１を通してグループ分配回路２０５に与えられる。グル ープ分配回路２０５はまた他の１５個のライン回路カードからの同様のビットの 流れを受信する。例えば、グループ分配回路２０５は導体２１６−１６を通して ライン回路カード２０１−１６からの同様に多重化されたビットの流れを受信す る。グループ分配回路２０５はこれらの１６個の多重化されたビットの流れを並 列に受信し、これらを一方がデータを他方はパリティを含む二つの３０７．２ｋ ｂｉｔ、４／Ｉ）の直列のビットの流れに組合わせ、これはケーブル２１７を通 してフォーマツタ２０７に転送される。

同様に、グループ分配回路２０６はその二つの３０７．２ｋ　ｂ　ｉ　ｔ／ｆ） ）の直列のビットの流れをケーブル２３２を通してフォーマツタ２０７に転送す る。同様にグループ分配回路２０６はその二つの３０７．２　ｋｂ　ｉ　ｔ／秒 の直列のビット４ の流れをケーブル２３２を通してフォーマツタ２０７に転送する。

フォーマツタ２０７に転送される二つの直列のビットの流れは１２８人の顧客の すべてに対する顧客データを含んでいる。直列のビットの流れは１２８個のタイ ムスロットに分割されており、各タイムスロットは１人の顧客の単一のデータビ ットを含む。フォーマツタ２０７はタイムスロットの各々を連続的にサンプルし 、それによってデータビットが利用できるようになったときに１２８人の顧客の 各々からの各データビットを識別して処理できるようになった受信状態機械を含 んでいる。さらに、フォーマツタ２０７はＸ、　２５　（ＣＣＩＴＴ　１９７６ 　、　１９８０改訂）のレベル２のプロトコル機能の一部を実行する。

これらのプロトコル機能は入来フレーム（これはフレームの始めと終シにフラグ フィールドを含み、全フレームにわたって計算されたＣＲＣ符号を含む）をパケ ットに交換する。便利のために、以下パケットという用語はレベル２の制御とア ドレスの情報を含んだものを指すものとする。このパケットという用語が指定す るものはＸ。

２５　で示されるパケットとは同一でないことを理解されたい。この例外はマイ クロプロセッサ２１０からプロトコル回路２１２ＶＣ送られるパケットを指すと きで、ＴｈＤ、このパケットはＸ、２５プロトコルで示されるパケットである。

フォーマツタ２０７はレベル２のプロトコル機能の一部を実行し、プロトコル機 能の残りはＤＭＡプロセッサ２０９と主プロセツサ２２５によって実行され、後 述される。フォーマツタ２０７によって実行されるプロトコル機能のひとつは、 入来フレームのＣＲＣ符号を計算し、入来フレームに含まれたＣＲＣ符号と計算 された符号を比較することである。もしＣＲＣ符号によって誤シが示されたとき には、フォーマツタ２０７１ｉＤＭＡプロセッサ２０９を通して、これを主プロ セツサに知らせる。フォーマツタ２０７はまた入来フレームの開始と終了を判定 するためにフラグの認識を行ない、また顧客の装置によってスタッフされたビッ トを除去するためのビットのアンスタッフを行なう。ビットスタッフはフラグフ ィールド以外のどの部分にもフラグパターン（０１１１１１１０）が決して現わ れないように行なわれる。ビットのスタッフ動作は次のように行なわれる。顧客 装置がフラグフィールド以外のフレームの任意の部分で５個のＮ１／′の連続を 検出したときには、これは自動的に１１ｔ　Ｑ　ＩＴをスタッフする。このビッ トスタッフによって、フラグフィールド以外のフレームのどの部分にもフラグパ ターンが現われないことを保証する。フォーマツタ２０７が５個の１＼１　ｒｒ の連続の後にＩＳ　Ｑ　ＬＪ　を検出したときには、これは顧客装置によってス タッフされたビットであるＳｔ　Ｑ　／Ｌ　を除去する。

フォーマツタ２０７が顧客１００からのバイトを組立てた後で、これはそのハイ ドをＤＭＡプロセッサ２０９に転送する。次にＤＭＡプロセッサは直接メモリー アクセスによってそのバイトを主メモリー２１１のバッファに書く。それにバイ トを書き込むべき主メモリー２１１のバンファはＤＭＡプロセッサ２０９に含１ れた共用メモリーを読むＤＭＡプロセッサ２０９によって決定される。この共用 メモリーは１２８人の顧客の各々に対して別々の記憶位置を持っている。これら の共用された記憶位置は主プロセツサによって書き込まれ、それに対してデータ バイトを書き込む主メモリー２１１のバッファ位置を知らせるのに使用される。

このプロセスはフォーマツタがパケットの終りを検出し、ＤＭＡプロセッサ２０ ９に対してパケット全体が受信されたことを知らせるときまで継続する。全パケ ットが書き込まれたあと、ＤＭＡプロセッサ２０９はＦＩＦＯメモリーを通して 主プロセツサ２２５に対して主メモリー２１１中に組立てられたパケットがあり 、それをパケットスイッチ１０７に送信する準備ができていることを知らせる。

ＤＭＡプロセッサ２０９、主プロセツサ２２５、主メモリー２１１および主プロ セツサ２２５に含まれたプロトコル回路２１２の間のデータの転送はすべてシス テムバス２２０を経由して行なわれる。システムバス２２０は別々のデータ部と アドレス部を持っている。実際のデータの転送はバスのデータ部を経由して行な われる。それにデータが書き込まれたり、それからデータが読み出されたりする 種々の記憶位置はシステムバス２２０のアドレス部の制御下にある。正常のアド レスとデータの他にバスの各部はまた各々のデータ転送に関連したノくリテイビ ットを持っている。書き込み動作では、これらのノくリテイビットは書き込みを 開始する回路によって発生される。読み出し動作では、これらのノくリテイビッ トは読み出された回路によって発生される。例えば、ＤＭＡフ。

ロセツサ２０９が主メモリーにデータを書き込むときには、ＤＭＡプロセッサは システムノース２２０のデータ部とアドレス部についてのパリティビットを発生 する。

主メモリー２１１にパケットが一度書き込１れると、主プロセツサ２２５は必要 なヘッダ情報を追加し、論理チャネル番号を挿入する。次にマイクロプロセッサ ２１０はプロトコル回路２１２に対して伝送する準備ができたパケットが存在す ることを知らせる。プロトコル回路２１２はパケットを含むバッファを直接メモ リーアクセスによって読み、パケットをフレームに形成し、次にこれをインタフ ェース２１３とケーブル１１１を通してｌくケラトスイッチ１０７に送る。この ／ぐケラトのフレームヘノ変換はＸ、２５プロトコルのレベル２に対応する。こ れはレベル２のシーケンス番号とレベル２の確認の取扱かい、フレームの始めと 終りのフラグｌくターンの挿入、必要に応じてのビットのスタッフインクおよび ＣＲＣフィールドの計算と挿入を含んでいる。

主プロセツサ２２５はマイクロプロセッサ２１０とプロトコル回路２１２とを含 んでいる。マイクロプロセッサ２１０はシステムバス２２０を制御する。この制 御によって、システムバス２２０に接続された回路の内のいずれが与えられた時 点でバスを制御するかが決まる。マイクロプロセッサ２１０はまたＲＡＭおよび ＲＯＭのメモリーを含み、これはシステムの初期化に使用される。

プロトコル回路２１２は送信および受信データについてＸ、２５プロトコルのレ ベル２のリンクアセスス手順Ｂ（ＬＡＰＢ）を実行する。さらに、これはマイク ロプロセッサ２１０に対してこれがパケットを主メモリー２１１から出し入れす るために、ケーブル２２２を通して知らせる。ファシリティインタフェース２１ ３は５６ｋｂ／秒のデータリンクを通してパケットスイッチ１０７とデータ加入 者インタフェース１０４の間の直接のインタフェースを与える。

パケットスイッチ１０７から顧客１００への送信データフローの例を考えよう。

顧客１００を宛先とするフレームはデータサービスシステム１０８から送信され 、パケットスイッチ１０７を通して、ケーブル１１１を通して直列にデータ加入 者インタフェースに入る。ケーブル１１１は５６　ｋｂ／秒のデータリンクであ る。この送信フレームはファシリティインタフェース２１３に与えられるが、こ れはパケットスイッチ１０７とデータ加入者インタフェース１０４の残シの間の 制御、クロックおよびデータインタフェースを与える。データおよびクロックイ ンタフェースはＶ、３５規格（ｃ　ｃ　Ｉ　Ｔ　Ｔ　１９６８　。

１９７２および１９７６改訂）に従い、制御インタフェースはＲＳ　−’２３２ 標準（ＥＩＡ）ｔＬ従う。顧客１００のフレームは次にケーブル２２１を通して 主プロセツサ２２５のプロトコル回路２１２の部分に転送される。プロトコル回 路２１２はフレームをパケットに交換するために入来フレームに対してＸ、２５ のレベル２プロトコルを実行する。このプロトコル機能はフラグの検出と除去お よびビットのアンスタッフを行なう。さらにプロトコル回路２１２はフレームの ＣＲＣを計算し、これを入来フレームのＣＲＣフィールドに現われるＣＲＣＯ値 と比較する。

これはパケットスイッチ１０７からデータ加入者インタフェース１０４への伝送 の間にパケットに入り込んだ誤シが存在しないことを確認するために行なわれる 。プロトコル回路２１２がこのようなプロトコル機能を実行しているときに、こ れは主メモリー２１１にパケットを書き込んでいる。パケットは割当てられたｌ ＼ツファに書き適寸れる。全パケットが主メモリー２１１に書き込まれてしまっ た後で、プロトコル回路２１２はケーブル２２２を通して、これをマイクロプロ セッサ２１０に知らせる。

マイクロプロセッサ２１００′ｉ次にパケットに対してＸ。

２５　プロトコルのレベル３の機能を実行するが、これはパケットの宛先である 顧客の判定を主メモリー２１１にある表中の論理チャネル番号を見て行なう動作 を含んでいる。マイクロプロセッサ２１０がパケットを組立ててしまうと、これ は主メモリー２１１中のパケット長とパケットの位置をＤＭＡプロセッサ２０９ の共用メモリー５０６に与える。これはＤＭＡプロセッサ２０９に対して主メモ リーのどこにパケットが存在し、そのパケットの長さがどのようであるかを知ら せる。マイクロプロセッサ２１０は次にＤＭＡプロセッサ２０９に対して、ＦＩ ＦＯを通してコマンドを送信することによって、顧客に送信すべきフレームの準 備ができたことを知らせる。

ＤＭＡプロセッサ２０９に次にメモリー２１１からデータの第１バイトをマイク ロプロセッサ２１０中の指定された位置で読む。ＤＭＡプロセッサ２０９がバイ トを読んだときに、これはフォーマツタ２０７で顧客１００に関連した記憶位置 にそのバイトを書く。

フォーマツタ２０７は各顧客ごとにひとつの別個の記憶位置を持っている。フォ ーマツタ２０７は１２８個の顧客の各々に関連した記憶位置を走査して、１２８ 個の顧客記憶位置の各々からの１ビツトから成る多重化されたビットの流れを形 成する。フォーマツタ２０７はこの多重化されたビットの流れをグループ分配回 路２０５および２０６に送信する。顧客°１００についてのデータバイトの処理 を開始した後で、フォーマツタはただちにＤＭＡプロセッサ２０９から次のバイ トを要求する。ＤＭＡプロセッサ２０９は主メモリー２１１（直接メモリーアク セス経由で）主メモリー２１１から次のバイトを読み、そのバイトをフォーマツ タ２０７に転送し、フォーマツタ２０７はバイトの要求を続は多重化されたビッ トの流れをグループ分配回路２０５に転送し続ける。ＤＭＡプロセッサ２０９が 最後のデータノくイトをフォーマツタ２０７に転送した後で（これは共用メモリ ー中の／くケラト長の値によって決定される。）これはフォーマツタ２０７に知 らせ、フォーマツタ２０７はフレームの終りにすべてのデータビットについて計 算されたＣＲＣ符号を付加する。

グループ分配回路２０５はフォーマツタ２０７からの多重化されたビットの流れ （これは６４人の顧客のデータを含む）を受信し、このビットの流れを１６個の 別々のビットの流れに分割する。各々のビットの流れはグループ分配回路に関連 した１６個のライン回路カードのひとつにゆく。グループ分配回路２０５は１６ ビツトを同時に転送する。これらのデータビットのひとつは導体２１５−１を通 してライン回路カート２０１−１に行き、他のビットは導体２１５−２乃至２１ ５−１６を通してライン回路カーＦ２０１−２に行く。ライン回路カード２０１ −１は顧客に対して適切なデータビットを与え、他のデータビットを関連する顧 客に与える。このプロセスは顧客１００に対して全フレームが送出されるまで繰 返される。

マルチラインプロトコルコントローラ２３０は第４図および第５図に詳しく図示 されている。マルチラインプロトコルコントローラ２３０はフォーマツタ２０７ とＤＭＡプロセッサ２０９を含んでいる。これらの回路は共同動作して、直接メ モリーアクセスによって顧客データ２ を主メモリー２１１との間で出し入れする。マルチラインプロトコルコントロ・ −ラ２３０はそれぞれケーブル２１７および２３１を経由してグループ分配回路 ２０５およ゛び２０６との間でデータを送受する。これはまたシステムバス２２ ０との間でデータおよびアドレス情報を送受する。以下の説明ではまずフォーマ ツタ２０７とＤＭＡプロセッサ２０９に含まれた回路の構成要素について１ず説 明する。次に主メモリー２１１にデータを出し入れするために、これらの回路の 構成要素が共同動作する方法を説明する。

フォーマツタ２０７は第４図に詳細に図示されている。

フォーマツタ２０７は受信および送信データについて作用する別々の送信部と受 信部を持っている。受信方向では、フォーマツタ２０７は１２８人の顧客の各々 からの１ビツトを含む直列のビットの流れを受信する。これらのビットはデータ フレームのもの、制御フレームのものあるいはラインの空きを示すビットの流れ からのもののいずれかである。フォーマツタ２０７はこの入来したビットの流れ を各顧客についての別個のバイトに形成し、次にこれらのバイトをＤＭＡプロセ ッサ２０９に転送し、ＤＭＡブロセツザはこれらのバイトを主メモリー２１１Ｖ Ｃ書き込んで、次（（パケットスイッチ１０７に送る。もしデータ加入者インタ フェース１０４が顧客へのサービスを馬えることができたければ、マルチライン プロトコルコントローラ２３０はフォーマツタ２０７を経由して主プロセツサ２ ２５にその顧客の空き表示を与える。空き条件は顧客のデータの流れの全ｔｔ　 １　ｔｔから成る。送信方向では、フォーマツタ２０７は一時に１バイトずつパ ケットを受信し、これは１２８人の顧客の内のいずれを宛先とするものでもよい 。フォーマツタ２０７はこれによって１２８人の顧客の各々について１ビツトか ら成る直列のビットの流れを形成する。これらのパケットはデータパケットでも 制御パケットでも良い。特定の顧客に対して送信されるパケットが存在しなけれ ば、フォーマツタ２０７は自動的にフラグパターンを空きの顧客に関連したタイ ムスロットに入れる。フォーマツタ２０７はケーブル９１５を通してシステムク ロック２５０からクロック信号を受信する。これらのクロック信号はフォーマツ タクロック４２５によってフォーマツタ２０７中で分配される。

フォーマツタ２０７の受信部について考えよう。受信部は受信状態機械４０４、 受信状態メモリー４０１、受信コマンドメモリー４０２、受信状聾ＦＩＦＯ４０ ３、受信チャネルカウンタ４０５を含んでいる。受信状態機械４０４は先に述べ た実際のフォーマット化の機能を実行する。受信状態メモリー４０１は１２８人 の顧客の各々について、別々の４０ビツトの記憶位置を含み、受信状態機械４０ ４が各々の顧客ラインの現在の状態を記憶し、新らしいビットについて操作する 前にその状態を検索し、次にメモリーに新らしい状態を書くことができるように なっている。受信コマンドメモリー４０２は各顧客について別個の８ビツトのメ モリーを含んでいる。このメモリーはＤＭＡプロセッサ２０９によって書き込ま れ、各顧客ラインについての制御情馨を含む。この情報は回線速度（１２００あ るいは４８０６ビツト／秒）とデータ形式：ＮＲＺ（ノンリターンツーゼロ）あ るいはＮＲｚｒ（反転リターンツーゼロ）を示す。

フォーマツタ２０７はケーブル４２１を通してグループ分配回路２０５から、直 列のビットの流れを受信する。

この直列のビットの流れはその６４個の関連する顧客の各々からのひとつのデー タビットとひとつのパリティビットを含んでいる。フォーマツタ２０７はこれら の入来したビットの流れを１２８のタイムスロットニ分割し、これら１−ｔ１２ ８人の顧客の各々に対応することになる。

受信チャネルカウンタ４０５は連続的に０がら１２７に計数し、受信状態機械４ ０４に対して、どの顧客が各入来ビットに対応しているかを知らせる。受信状態 機械４０４が入来ビットを読む前に、これは受信状態メモリー４０１を読み、顧 客ラインのその前の状態を判定する。

これは次に顧客からビットを読み、そのビットに対して必要な機能を実行し、次 に受信状態メモリー４０１に現在のステータスを記憶する。ラインステータスに 重要な変化があったときには（例えば、データバイトが形成されたとき）、この 状態は受信ステータスＰＩＦ０４０３に書き込まれる。ＦＩＦｏ、　４’　０３ の各々の内容はまたその内容が関連するチャネル番号を含んでいる。これは受信 チャネルカラシタ４０５から得られる。第５図に関して後述するように、受信ス テータスＦＩＦＯ４０３はＤＭＡプロセッサ２・Ｏｎによって読み出される。

受信状態機械４０４のタイミングはＯがら１２７を計数する受信チャーネルカウ ンタ４０５によって制御される。

この計数は１２８本の顧客ラインに対応し、これは受信状態機械４０４が一時に １ラインずつ１２８本の顧客ラインの各々に対□して順次に機能すると七を意味 する。受信状態機械４０′４は受信コマンドメモリーの取扱かわれている顧客ラ インに対応する位置を読み出す。このメモリーはラインの以前の状態を含んでい る。受信状態機械４０４はラインの以前の状態を使用し、ラインの新らしい状態 を決定するために受信された新らしいビットを付は加える。受信状態機械４０４ がラインの新らしい状態を決定したとき、これは受信状態メモリーの取扱かわれ ているラインに対応する記憶位置に新らしい状態を書き込む。もし新らしい状態 によってステータスの変化が生ずれば、そのステータスは受信ステータスＰＩＦ ０４０３に書き込まれる。次に受信チャネルカウンタ４０５は増分し、次の顧客 ラインについて同一の機能が実行される。

このプロセスは１２８本の顧客ラインについて連続的に繰返される。

フォーマツタ２・０７の送信部器について考えよう。送信部は送信状態機械４０ ９、送信状・態メモリー４０６、送６ 信コマンドメモリー４０７、受信ステータスＰＩＦ０４０８および送信チャネル カウンタ４１０を含んでいる。送信状態機械４０９は前述した実際のフォーマツ ティング機能を実行する。送信状態メモリ７４ｏ６は１２８人の顧客の各々に対 して別々の４０ビツトの記憶位置を食み、送信状態機械４０９が各顧客ラインの 現在の状態を記憶し、新らしいビットに作用する前に状態を検索し、次にメモリ ーに新らしい状態を書き込めるようになっている。

送信コマンドメモリー４０７は１２８人の顧客の各々に対して１６ビツトの記憶 位置を提供する。これらの記憶位ｔｔ、ＩｄＤＭｈプロセッサ２０９によって書 き込４；ｈ、、７オーマツタ２０７によって読み出され、ＤＭＡプロセッサによ って、ホーレイト、データフォーマットその他のような種々のコマンドメツセー ジの他に送信データバイトを通すのに使用される。送信ステータスＰＩＦ０４０ ８はフォーマツタ２０７がらＤＭＡプロセッサ２０９に対してステータス情報を 通すのに使用される。このステータス情報は新らしいデータバイトの要求である が、あるいはフレームがアホートされたというメツセージである。

ステータス情報の他に、各ＦＩＦＯの内容は寸だその内容が関連する顧客番号を 含んでいる。これは送信チャネルカウンタ４１０から得られる。

フォーマツタ２０７の送信部はケーブルキ１２とＤＭＡプロセッサ４２を経由し て一時に１バイトずつＤＭＡプロセッサ２０９からパケットを受信する。このデ ータバイトはケーブル４１３のア下レスによって送信コマンドメモリー４０７の 正しい記憶′位置に書き込まれる。実際の書き込みは導体４１５上の信号によっ てマイクロプロセッサ５０１から制御される。送信チャネルカウンタ４１０は連 続的に０から１２７寸で計数するが、これは１２８人の顧客に対応する。送信チ ャネルカウンタが増分するたびに、次のような動作が生ずる。送信状態機械４０ ９は同時に送信状態メモ！Ｊ−４０６を読み、顧客ラインの前の状態を判定し、 送信コマンドメモリー４０７を読む。送信状態機械４０９はこれらのメモリーか らの情報を使用して顧客ラインの新らしい状態を決定し、顧客に送出されるべき データビットを決定する。送信状態機械は次にそのラインが取扱かわれている顧 客に関連した送信状態メモリーの記憶位置に新らしいライン状態を入れる。もし 送信状態機械４０９が送信コマンドメモリー４０７から新らしいデータバイトを 取り入れたときには、これは送信状態ＰＩＦ０４０８に新らしいバイト要求を与 えることによってその顧客に対する他のデータバイトを要求する。このＦＩＦＯ の内容には次のバイトの要求に関連した顧客番号がある。この顧客番号は送信チ ャネルカウンタ４１０から得られる。送信チャネルカウンタ４１０は次に増分さ れ、次の顧客ラインについて回路動作が繰返される。このシーケンスを使用して 送信状態機械４０９はこれらの二つの多重化されたビットの流れの送信を交互に 行なう。一方の多重化されたビットの流れはケーブル４２３を通してグループ分 配回路２０５に転送され、他方の多重化されたビットの流れはケーブル４２４を 通してグループ分配回路に転送される。

ＤＭＡプロセッサ２０９は丸５図に詳細に図示されている。ＤＭＡプロセッサ２ ０９はフォーマツタ２０７と主メモリー２１１の間の基本的インタフェースであ る。

送信方向においては、ＤＭＡプロセッサ２０９は主メモリー２１１を読み、１２ ８人の顧客の任意のものに向いたパケットを抽出する。パケットは一時に１バイ トずつ読み出され、システムバス２２０を通してＤＭＡプロセッサ２０９に転送 される。ＤＭＡプロセッサ２０９は次にケーブル４１２と４１３を経由してフォ ーマツタ２０７に対してバイトを転送する。受信方向ではＤＭＡプロセッサは１ ２８人の顧客の内の任意のものからのデータを一時に１バイトずつケーブル４１ ２を通して、フォーマツタ２０７から受信する。ＤＭＡプロセッサ２０９は次に システムバス２２０を経由して主メモリー２１１にこれらのバイトを書き込む。

ＤＭＡプロセッサ２０９は主プロセツサ２２５、主メモリー２１１およびフォー マツタ２０７の間の通信に使用される多数の論理および記憶素子を含んでいる。

まずメモリー素子について述べる。次にデータの流れの説明と関連して論理素子 について述べることとする。

主プロセツサ２２５とＤＭＡプロセッサ２０９の間の通信はグローバルコマンド メモリー５１１、グローバルステータスメモリー５１２、チャネルコマンドＰＩ ＦＯ５０７、チャネルステータスＰＩＦ０５０８および共用メモリー５０６を経 由して行なわれる。グローバルメモリー５１１および５１２はＤＭＡプロセッサ ２０９の全体の動作に影響のあるコマンドと返送のステータス情報のために使用 される。チャネルＰＩＦ０５０７と５０８は顧客当りのチャネル動作に影響する コマンドと返送のステータスのために使用される。主プロセツサ２２５からグロ ーバルコマンドメモリー５１１に与えられるグローバルコマンドには初期化ある いは故障の間にだけ生ずる初期化と割込みのコマンドを含んでいる。グローバル ステータスメモリー５１２から与えられるステータス情報は種々の誤りと割込み のメツセージを含んでいる。

チャネルコマンドＦＩＦＯ５０７は主プロセツサ２２５からＤＭＡプロセッサ２ ０９に対してチャネル当シのコマンドを与えるのに使用される。各々のＦＩＦＯ の内容はコマンドとそのコマンドが適用される顧客番号を含んでいる。内容のコ マンド部は顧客に送出するべきパケットが準備されているという表方や保守の目 的でデータをループさせるコマンドのようなものを含んでいる。データをループ させるコマンドはデータ加入者インタフェース１０４をテストするのに使用され る。さらに、コマンド部はそれがセットされると、ＤＭＡプロセッサ２０９を動 作して、特定の顧客のための追加のコマンド情報を含む共用メモリー５０６の部 分を読むようなビットを含んでいる。

チャネルステータスＰＩＦ０５０８はＤＭＡプロセッサ２０９から主プロセツサ ２２５に対してステータス情報を与えるのに使用される。各々のＦＩＦＯの内容 はＦＩＦＯが適用される顧客番号とステータス情報を含んでいる。

ステータス情報は正しい顧客ＩＣ対するフレームの送信が成功したことを示す送 信良、顧客からのフレームが正しく受信され主メモリ・−２１１に転送されたこ とを示す受信長、あるいは顧客に割当てられたバッファが使用されていることを 示す第１バイト受信のいずれかである。これは主プロセツサ２２５に対して、こ れが今顧客からのそれ以上のメツセージをＤＭＡプロセッサ２０９が受信するた めには、その顧客に対して他のバッファを割当てなければならないことを示す警 告となる。さらに、このＦＩＦＯによって種々の保守ステータスレポートが転送 される。

共用メモリー５０６は主プロセツサ２２５とＤＭＡプロセッサ２０９によって読 み書きされる。共用メモリー５０６は１２８人の顧客の各々に対して１６ワート （３２バイト）の別々のメモリーブロックを含む。この中には、次の記憶位置を 含んでいる。受信顧客に対して送信されるべきデータバイト・を含む主メモリー ２１１中のアト］／スである送信開始アドレス：指定された顧客に対して送信さ れるべき主メモリー２１１に記憶されたフレーム中の全バイト数でちる送信ハイ ドカウント；指定された顧客から受信されたデータが書き込まれるべき主メモリ ー２１１中のアドレス；指定された顧客からのデータが書きこ捷れるバッファの 長さである受信長；および、実際に受信されたバイトの総数であるハイドカウン トがそれである。各々の顧客について共用メモリー５０６中にある他のワードと して保守情報を運ぶワードがある。共用メモリー５０６については第１９図に関 連して詳しく述べる。

ＤＭＡプロセッサ２０９とフォーマツタ２０７を通しテ主メモリー２１１から顧 客１００へのフレームの伝送の例を考えよう。データが主メモリー２１１から転 送される前に、主プロセツサ２２５は送信開始アドレスとフレームのハイトカウ ン［・を次のように共用メモリー５０６に転送する。主プロセツサ２２５はシス テムバス２２０に開始アドレスとバイトカウントを与える。主プロセツサ２２５ によって送られたアドレスは顧客１００に関連した共用メモリー５０６中の位置 である。情報はパリティの極性を確認するパソテイ論理５０９を通過する。この 情報は次に共用メモリー５０６中の正しい部分に書き込まれる。ここでＤＭＡプ ロセッサ２０９はフレームの受信の準備ができたことになる。

主プロセツサ２２５はＤＭＡプロセッサ２０９に対して、チャネルコマンドＦＩ ＦＯ５０７を通して顧客１００に対して送信する準備ができたフレームが存在す ることを知らせる。このコマンドはシステムバス２２０を通１゜て与えられ、パ リティ論理５０９を通過する。主プロセツサ２２５によって送信されるアドレス はチャネルコマンドｐｒＦｏ　５０７に関連したアドレスであシ、主プロセツサ ２２５からのＦＩＦＯデータはその内靴の一部として（この場合は顧客１００で ある）顧客番号を含んでいる。

マイクロプロセッサ５０１は次にチャネルコマンドＰＩＦ０５０７を読み、顧客 １００に対して送信する準備ができたフレームが存在することを判定する。マイ クロプロセッサ５０１は顧客１００に関連した共用メモリー５０６の位置を読み 、ＤＭＡ論理５０４を動作して共用メモリーによって指定される主メモリー２１ １の位置から第１バイトを読む。この第１バイトはシステムバス２２０を通して ＤＭＡプロセッサ２０９に転送される。

マイクロプロセッサ５０１は次に付勢回路５０３を通してフォーマツタインタフ ェース５０２を起動し、次のようにしてデータバイトが送信コマンドメモリー４ ０７に転送されるようにする。ＤＭＡプロセッサ２０９はフォーマツタ２０７に 対して送信メモリーの書き込みが行なわれることを示す信号を導体４１５を通し て送信する。

次にＤＭＡプロセッサはケーブル４１２と４１３を通してバイトを転送する。ケ ーブル４１２は実際のデータを転送し、ケーブル４１３は顧客１００に関連した 送信コマンドメモリー４０７中のアドレスである。次に送信状態機械は送信コ゛ マントメモリー４０７を読み、データバイトの処理を開始する。フォーマツタ２ ０７はただちに送信ステータスＰＩＦ０４０８に次バイト要求を与えることによ って次のデータバイトを要求する。このＦＩＦＯの内容はその内容の一部として 顧客番号（この例では、顧客１００）を含む。フォーマツタ２０７はＤＭＡプロ セッサ２０９に対して導体４２０を通して信号を送信することによって送信ステ ータスＰＩＦ０４０８に内容を入れたことを指示する。

ＤＭＡプロセッサ２０９は導体４１８上の信号によって送信ステータスＦＩＦＯ を読み、フォーマツタ２０７が間もなく顧客１００の次のデータバイトを必要と することを判定し、先に述べた方法を使用して主メモリー２１１から次のバイト を読む。このプロセスはＤＭＡプロセッサ２０９が主メモリー２１１からフレー ム全体を読み、そのフレームをフォーマツタ２０７に転送し終わるまで継続する 。主プロセツサは伝送が始まる前に共用メモリー５０６にフレームの長さを入れ るので、この最後のバイトがわかることになる。ＤＭＡプロセッサ２０９はバイ トが読まれるたびに増分されるカウンタを持っており、とのカウンタをフレーム に含まれるバイトカウントと比較する。最後のバイトがフォーマツタ２０７に転 送されてしまったとき、ＤＭＡプロセッサ２０９はフォーマツタ２０７に対して 、送信コマンドメモリー４０７にメツセージ終了コマンドを与えることによって 、最後のバイトが転送されたことを知らせる。フォーマツタはこのメツセージ終 了コマンドに応動して顧客１００に送られるフレームの終シにＣＲＣコードを付 加する。

顧客１００からフォーマツタ２０７とＤＭＡプロセッサ２０９を通して主メモリ ー２１１にゆく受信データの流れの例を考えよう。顧客１００Ｊ？よびグループ 分配回路２０５に接続された他の顧客からのデータは導体４２１を通して多重化 された直列のビットの流れとしてフォーマツタ２０７に送られ、受信状態機械４ ０４によってフォーマット化される。受信状態機械４０４が顧客からの完全なバ イトを組立てたときに、これはこのバイトを受信状態ＰＩＦ０４０３に書き込む 。ＦＩＦＯの内容の一部は、それに対してこの内容が与えられるべき顧客番号（ この例では、顧客１００）である。フォーマツタ２０７は次にＤＭＡプロセッサ ２０９に対して、導体４２６上の信号を与えることによって、受信状態ＰＩＦＯ Ｋ内容を入れたことを知らせる。ＤＭＡプロセッサ２０９は導体４１９に信号を 与えると七によって受信状態ＦＩＦＯを読み、これによってＦＩＦＯの内容はケ ーブル４１２を通してＤＭＡプロセッサ２０９に転送されることになる。

ＤＭＡプロセッサ２０９が一度受信データバイトを読むと、これは共用メモリー ５０６の顧客１００に関連した位置を読み、主メモリー２１１のどのバッファに ハイドが書き込まれたかを判定する。これと同時にＤＭＡプロセッサはチャネル 状態ＰＩＦ０５０　Ｂに内容を書き、顧客１００からのフレームの第１バイトが 受信され、主メモリー２１１に書き込まれるべきことを示す。これに主プロセツ サ２２５に対して、次のフレームを受信できるようにするために顧客１００に対 して他の７（ツファを割当てなければならないという表示になる。ＤＭＡプロセ ッサ２０９は次にＤＭＡ論理５０４を経由して主メモリー２１１に第１バイトを 書く。このプロセスはＤＭＡプロセッサ２０９が顧客１００から主メモリー２１ １への全フレームを書いてしまうまで継続する。フレームの最終バイトが受信さ れると、フォーマツタ２０７はＤＭＡプロセッサ２０９に対して受信ステータス ＦＩＦＯの内容によってこの事実を知らせる。顧客１００から全フレームが正し く受信されてしまい、主メモリー２１１に正しく書き込まれてしまうと、ＤＭＡ プロセッサ２０９はチャネルステータスＰＩＦ０５０８に内容を与え、顧客１０ ０からのフレームが正しく受信されたことを知らせる。フレームの転送中の任意 の時点で誤シが表示されると、フレームが正しく受信されなかったという内容が チャネルステータスＦＩＦＯに入れられる。

制御バッファ２０８については第６図に詳細に示されている。制御バッファ２０ ８は主プロセツサ２２５と１２８本のライン回路の各々の間の通信路となる。こ の通信路はモデム動作のためのリンギング検出およびキャリヤ検出のような制御 およびステータス情報として使用される。

制御バッファ２０８はシステムバス２２０を経由して主プロセツサ２２５から制 御情報を受信し、この制御情３６ 報をグループ分配回路２０５あるいは２０６を通して適切なライン回路に与える 。適切なライン回路はこの制御情報を受信し、制御情報に応動して適切なステー タス情報°を付加し、制御情報（これはエコーである）と適切なステータス情報 を制御バッファ２０８に返送する。主プロセツサ２２５は次に制御バッファ２０ ８からのステータスとエコーされた制御情報を読み、周知のプログラム手法を使 用して二つの制御情報の組を比較することによってエコーされた制御情報が送信 された制御情報と等しいかどうかを確認する。

制御バッファ２０８はバスインタフェース論理回路６１８を経由してシステムバ ス２２０に主プロセツサ２２５からの制御情報を受信する。この制御情報は次に マルチプレクサ６１０を経由してバッファ６０１の主プロセツサ２２５によって 指定されたアドレスに書き込まれ、アドレスデコーダ６１６によって復号される 。バッファ６０１は１２８人の顧客の各々について別個の記憶位置を持っている 。これらの記憶位置は制御データ用の１ワードとステータス用とエコーされた制 御ワードの戻り用の１ワードを提供する。２個のアドレスビットと８個のデータ ビットを持つ６１４．４　ｋｂ／秒の制御データは制御バッファのデータバス６ ３５と出力シフトレジスタ６０６を経由して適切なグループ分配回路２０５ある いは２０６に送信される。制御データが送信されるグループ分配回路はマルチ、 プレクサ６０２によって選択される。

３７　待人昭ＧＯ−５００９８６０２）最後の制御データビットを受信してから １ビツト時間後に、データを受信したライン回路は８ビツトの制御ビットをエコ ーとして出し、その２ビツト時間後で、ライン回路は制御データビットに応動し て８ビツトのステータスビットを送出する。制御ビットとステータスビットはデ マルチプレクサ６０３を通り、シフトレジスタ６０７にシフトされる。ここから これらは制御バッファデータバス６３５を通してバッファ６０１の適切な位置に 書き込まれる。アドレスはラインカウンタ６１２によって決定される。主プロセ ツサ２２５は個々のライン回路から返送されたステータス情報を抽出するために 、バッファ６０１を周期的に読む。

制御ワードが送られる個々のライン回路はラインカウンタ６１２によって発生さ れ制御ワードと共に送られる２ビツトのアドレスに関連して使用されるライン回 路アドレスによって決定される。ライン回路アドレスはデータ加入者インタフェ ース１０４に関連した３２個のライン回路カードのひとつのアドレスである。各 々のライン回路カードに含まれた４本のライン回路の内の特定のものを識別する ために２ビツトのアドレスビットが使用される。例えば　５ＩＱＱ／／　のアド レスビットの組合せはライン回路カート２０１−１の顧客１００に関連したライ ン回路を指定し　ｊＪ）ｌ＃　のアドレスビットの組合せはライン回路カード２ ０１−１の顧客１０１に関連ｊしたライン回路を指定する。

制御およびステータスデータの完全性は二つの方法で保護される。そのひとつは パリティチェック方式であり、その第２はデータを受信する顧客に対応するアド レスが正しいことを確認することである。アドレスチェックは次の方法で動作す る。初期化の間に、ラインカウンタ６１２とチェックカウンタ６１３は主プロセ ツサ２２５によって同一の値に設定される。これらの二つのカウンタはラインカ ウンタ６１２が１２８人の顧客の各々に対して増分されるのと同期して走行する 。ケーブル６３２とマルチプレクサ６０４を経由して制御バッファ２０８によっ て送られるアドレスはマルチプレクサ６０５とケーブル６３０を経由して関連す るグループ分配回路によって返送される。返送されたアドレスはチェック比較器 ６１５によってチェックカウンタ６１３からのアドレスと比較され、もし差があ れば、チェック比較器６１５は割込み論理６１７を経由して主プロセツサ２２５ に知らせる。

パリティチェックは次のようにして動作する。制御バッファ２０８はＮプロメナ ート〃パリティ方式によって、１２８本のライン回路の各々への各制御ワードに 対して、１ビツトのパリティビットを送出するが、これは次のように動作する。

制御バッファ２０８は通常は奇パリティを送る。しかし、１２８本のライン回路 の各々に対して１個の制御ワードを送る各サイクルに、正確にひとつのライン回 路は偶パリティを受信する。偶パリティを受信するライン回路は各サイクルにつ いて１だけ変化し、これは１２８本のライン回路の各々が偶パリティを受信する まで続く。このパターンはこうして繰返される。′例えば、制御ワードを送出す る第１サイクルの間に、顧客１００に関連したライン回路は偶パリティを受信し 、第２のサイクルの間には、顧客１０１に関連したライン回路は偶パリティを受 信する。これは１２８本のライン回路の各々が偶パリティを受信するまで継続す る。制御ワードと共に偶パリティを受信するライン回路はそのワードを無視し、 パリティレジスタ６０９にパリティ誤シを返送する。主プロセツサ２２５はパリ ティ誤りを返送したライン回路をパリティ誤りを返送するように選択・されたラ イン回路と比較することによってライン回路をテストする。

偶パリティを受信したライン回路はプロメナートパリテイカウンタ６１１によっ て判定され、これは０から１２７まで順次に計数を行なう。プロメナードパリテ イ比較器６１４はプロメナートカウンタ６１１からの計数信号とケーブル６３２ からのライン回路アドレスを受信する。従って、その番号がそのときプロメナー ドパリテイカウンタ６１１中にあるライン回路は、プロメナートパリテイ比較器 ６１４からパラティチェック発生器６０８に送信される偶パリティを導体６３１ 上の信号を通して受信する。すべてのパリティビットは制御ワードと共に出力シ フトレジスタ６０６を経由して個々のライン回路に転送される。１２８本のライ ン回路の各々は各々の返送されたステータスワードと共にひとつのパリティビッ トを返送する。このパリティピットは返送されたステータスおよび制御ワードの １６ビツトのすべてにわたって計算される。このパリティピッドは受信されたラ イン回路のパリティピットと同一の極性を持つ。従って、もしライン回路が偶パ リティを受信すると、これは偶パリティを返送し、もし奇パリティを受信すると 、これは奇パリティを返送する。パリティ検査／発生器６０８は入力シフトレジ スタ６０７を通してライン回路から返送されたパリティを送信されたパリティ（ これは導体６３１上の信号から得られる）と比較する。この比較が不一致である と、パリティ誤りの表示となり、パリティチェック回路６０８がパリティレジス タ６０９にパリティ誤シ表示を書くことになる。このレジスタは主プロセツサ２ ２５によって周期的に読み出され、パリティ誤シの表示が行なわれることになる 。

グループ分配回路２０ｂは第７図に詳細に図示されている。グループ分配回路２ ０６１ｄグループ分配回路２０５と同等である。送信方向では、グループ分配回 路２０５はケーブル２１７を通してフォーマツタ２０７から多重化された直列の ビットの流れを受信する。この多重化されたビットの流れは、グループ分配回路 ２０５に接続された６４人の顧客の各々についての１ビツトのパリティピットと １ビツトのデータビットから成る。グループ分配回路２０５はパリティピットと データビットを多重化し、これらを並列にライン回路カード２０１−１および２ ０１−１６のような１６個のライン回路カードの各々に対して送出する。受信方 向では、グループ分配回路２０５は１６個のライン回路の各々から並列にデータ およびパリティピットを受信し、これらを二つの直列のビットの流れに多重分離 し、一方のビットの流れがデータを含み、他方のビットの流れがグループ分配回 路２０５に接続された６４人の顧客の各々からのパリティを含むようになってい る。直列のビットの流れはケーブル２１７を通してフォーマツタ２０７に転送さ れる。このデータ転送に加えて、グループ分配回路２０５は制御バッフ・ア２０ ８との間で制御情報を送受する。

グループ分配回路２０５は三つの部分に分割されている。送信データおよびパリ ティ、受信データおよびパリティおよびステータスと制御である。送信データと パリティの部分はシフトレジスタ７０１と７０３、レジスタ７０２と７０４それ にマルチプレクサ７０５を含む。さらにカウンタ７０Ｂは三つのすべての部分の タイミングをケーブル９１３上のシステムクロック２５０からの信号によって制 御する。ケーブル９１３からのタイミング信号はさらにＡＮＤゲート７１１と導 体７３３を経由してライン回路２０１−１乃１２０１−１６に分配され−る。

送信データとパリティは導体７２０および７２１によってフォーマツタ２０７か ら受信される。送信データはレジスタ７０１にシフトされ、送信パリティはレジ スタ７０３にシフトされる。各レジスタに１６ビツトがシフトされてから、レジ スタ７０１中のビットはレジスタ７０２に転送され、レジスタ７０３中のビット はレジスタ７０４に転送される。カウンタ７０６はレジスタ７０２と７０４を交 互に動作する。それぞれのレジスタが動作されたとき、その内容はマルチプレク サ７０５を通して、導体２１５−１乃至２１５−１６を通して１６個のライン回 路カート’　２０１−１乃至２０１−１６の各々に転送される。従って、１６個 のライン回路の各々は同時に１ビツトのデータを受信し、それに続いて１ビツト のパリティを受信する。各ライン回路にはそれに４人の顧客が接続されておシ、 これＩ′ｉＮａ〃乃至１ｓ　ｄ　ＬＬ　と名付けられている。前述したデータと パリティピットを送信する動作の第１サイクルの間に、　λ＼ａ〃　と名付けら れた１６人の顧客の各々は１ビツトのデータとそれに続く１ビツトのパリティを 受信する。第２サイクルの間に、Ｎｂ〃　と名句けられた各顧客の各々’＆″ｉ １ビットのデータと１ビツトのパリティを受信する。このプロセスはＮｃ〃およ び１１　ｄ　／Ｌ　と名付けられた各顧客について続けられる。

１６本のライン回路の各々は導体２１６−１乃至２１６−１６を通してグループ 分配回路２０５に対して１ビツトのデータとそれに続く１ビツトのパリティを受 信する。

カウンタ７０６の制御によって１６ビツトのデータはレジスタ７０８に書き込ま れ、１６ビツトのパリティはレジスタ７１０に書き込まれる。レジスタ７０８と ７１０がビットを受信した後で、これらのビットはシフトレジスタ７０７（受信 データビットについて）とレジスタ７０９（受信パリティビットについて）に転 送される。

次にレジスタ７０７と７０９の内容は導体７２４と７２５を通して直列にフォー マツタ２０７に転送される。顧客Ｎａ〃乃至Ｉｌｌ　ｄ　／Ｌ　の各々のビット 位置を決めるサイクルは前述した送信サイクルと同一である。

グループ分配回路２０５のステータスおよび制御部はデマルチプレクサ７１２． ７１３とマルチプレクサ７１４および誤りチェック回路７１５から成っている。

グループ分配回路２０５は制御バッファ２０８から導体７２７、を通して制御ワ ードを、アドレスバス７２６を通してライン回路アドレスを受信する。ライン回 路アドレスとそれに関連した制御ワードを受信した後で、グループ分配回路２０ ５アドレスバス７２６上のアドレスによって決定される特定のライン回路に対し て、導体７３ｍ−１乃至７３０−１６を通して付勢信号を発生し、デマルチプレ クサ７１３と導体７３１−１乃至７３１−１６を経由して関連するライン回路に 対して制御ワードを与える。

制御ワードを受信した後で、関連するライン回路は制御ワードを返送し、この後 でステータスワードを送る。制御ワードとステータスワードは関連する導体７３ ２−１乃至７３２−１６を通して　ループ分配回路によって受信され、マルチプ レクサ７１４とケーブル７２８を通して制御バッファ２０８に送られる。さらに グループ分配回路２０５はアドレス返送バス７０４を通してライン回路アドレス をエコーする。誤りチェック回路７１５はステータス線を通してパリティを検査 し、多選択誤シを見付け、導体７２９を通して割込み論理６１７（制御バッファ ２０８中にある）に対して誤りを報告する。

誤りチェック回路７１５については第８図に詳述されている。誤りチェック回路 ７１５は、ステータスワードを返送するように選択されなかったライン回路がス テータスワードを返送したとき、あるいは２以上のライン回路が同時にステータ スワードを返送したときに生ずる誤りであるマルチセレクト誤りを検出する。誤 りチェック回路７１５は１６個のライン回路カートの各々のステータスリードに 従ってパリティを発生し、発生されたパリティを予期されたパリティと比較する ように動作する。

予期されるパリティとはステータスワードを返送するように現在選択されている １６個のライン回路カートのひらつから予期されるパリティである。

各ビット時間の間に、バッファ８０１は導体７３２−１乃至７３２−１６を通し て１６個のラインカード回路の各々からのステータスリートを間合わせる。正常 な動作の間には、１６個のライン回路カードの内のひとつだけが、そのビット時 間の間にステータスビットを実際に返送し、他の１５個のラインカード回路ハ′ ＸＯ〃　を返送する。ステータスビットを返送するように選択されたライン回路 カートはアドレスリート８１１ｍ−１乃至８１１−４上の４ビツトのアドレスに よって決定される。データセレクタ８０２はこのアドレスを用いてパリティ発生 器８０３とインバータ８０７に対して、パリティの予期される極性を送信するた めに、導体８０６の正しい条件付けを行なう。パリティの予期される極性は選択 されたステータスリート７３２−１乃至７３２−１６の状態から決定される。例 えば、選択された導体７３２−１乃至７３２−１６上のＩＳ　Ｑ　ＬＬはインバ ータ８０７によって反転され、パリティ発生器８０３が偶パリティを予期するよ うになる。同様に、選択された導体７３２−１乃至７３２−１６上のｓｔ　１７ ７はインバータ８０７によって反転され、パリティ発生器８０３が奇パリティを 予期するようになる。同様に選択された導体７３２−１乃至７３２−１６上のｓ ｔ　１　／Ｌ　はインバータ８０７によって反転され、パリティ発生器８０３が 奇パリティを予期するようにする。パリティ発生器８０３は１６本のステータス リート７３２−１乃至７３２−１６のすべてで発生されたパリティを選択された ステータスリート７３２−１乃至７３２−１６上のパリティと比較し、導体８０ ８上に信号を発生する。パリティの極性が一致すれば、パリティ発生器８０３は 導体８０８上に＼＼１〃を発生し、これはフリップフロップ８０４をセット状態 に保つ。パリティの極性が一致しないと、パリティ発生器８０３は導体８０８上 にＩＳ　Ｑ　／７を発生し、これがフリップフロップ８０４をリセットする。フ リップ７０ツブ８０４がリセットされると、誤り表示が導体７２９を通して（制 ・御バッファ２０８上にある）割込み論理に与えられる。フ・リップフロップ８ Ｊ）４のタイミングは導体８０９とインバータ８０５のタイミング信号によって 制御される。

システムクロック２５０は第９図に詳細に図示されている。システムクロック２ ５０はフォーマツタ２０７、ＤＭＡプロセッサ２０９および個々のラインカード 回路に対して（グループ分配回路２０５および２０６を通して）主クロツク信号 を与える。１次りロック信号は１２．２８８ＭＨｚでアシ、これは水晶発振器９ ０１によって発生される。前述した回路のクロック信号は種々の周波数分割器と デコーダによって発生され、ケーブル９１３乃至９１６を通して種々の回路に分 配される。水晶発振器９０１は自走型でも、あるいは導体９１７を通して外部信 号によって同期されるものであっても良い。

クロック同期は次の方法で行なわれる。発振器９０１は１２．２８８ＭＨｚ　の 信号を発生し、これは分割器９０５によって３０７２逓降されて４　ｋＨｚの信 号を発生する。この４　ｋＨｚの信号は導体９１８を通して排他的ＯＲゲート９ ０４に送られる。排他的ＯＲゲート９０４はまた導体９１８と分割器９０６を通 しても４ｋＨｚの信号を受信する。排他的ＯＲゲート９０４はこれらの４　ｋＨ ｚの信号を比較して、同期を保つために、導体９１９を通して発振器９０１に対 するフィードバック信号を発生する。同期チェック回路９０３もまた二つの４　 ｋＨｚの５号を受信し、もし同期チェック回路が同期が失なわれたことを検出す ると、これは同期ロス信号を発生し、これは導体９２０を通して割込み論理６１ ７に送られる。

発振器９０１からの基本周波数は分割器９０７と９０８によって分割され、Ｐｌ およびＰ２クロック信号を発生するためにデコーダ９１０に送られる。このＰｌ とＰ２の信号はケーブル９１５を通してフォーマツタ２０７に送られ、読み出し と書き込みの機能を制御するのに使用される。分割器９０８の出力は捷だ３０７ ．２　ｋＨｚ　、６１４．４ｋＨｚおよび１．２２８　ＭＨｚ　の信号を発生す るのに使用される。

この３０７．２ｋＨｚの信号はケーブル９１５を通してフォーマツタ２０７に送 られ、顧客データを多重化するのに使用される。６１４．４ｋＨｚの信号はケー ブル９１５を経由してフォーマツタ２０７に与えられ、ケーブル９１３と９１４ を経由してグループ分配回路２０５と２０６に与えられる。フォーマツタ２０７ においては、この信号はそれからフォーマツタ２０７中の他のクロック信号が発 生される主クロツク信号として用いられる。グループ分配回路２０５および２０ ６においては、この信号はライン回路カードの各々についての７レ一ミング信号 として用いられる。この１．２２８　ＭＨｚの信号はケーブル９１５を通してフ ォーマツタ２０７に与えられ、導体９１６を通してＤＭＡプロセッサ２０９に与 えられる。ＤＭＡプロセッサ２０９とフォーマツタ２０７はこの信号を使用して 、受信コマンドメモリー４０２と送信コマンドメモリー４０７へのアクセスの競 合を防止する。

分割器９０８の出力はまた分割器９０９に与えられて、デコーダ９１１を通して ４．８　ｋＨｚのフレームクロックを発生する。この信号はケーブル９１５を通 してフォーマツタ２０７に与えられ、顧客ラインの４８００ポーの周波数に対応 している。分割器９０９の出力は二つのフレーミング信号を発生する。一方の信 号はケーブル９１３を通してグループ分配回路２０５に与えられ、他方の信号は ケーブル９１４を通してグループ分配回路２０６に与えられる。遅延回路９１２ はケーブル９１３と９１４の信号の間に１．６３マイクロ秒の遅延を与える。

送信状態機械４０９は第１０図に詳細に図示されている。送信状態機械４０９は プログラマブル論理アレイ（ＰＬＡ）と一体となって実際の送信データのフォー マット形式を行なうように動作する多数のハードウェア構成要素から成っている 。以下の説明は顧客１００に関連する送信データに関連するが′、送信状態機械 ４０９は他の１２７人の顧客についても送信データのために同様の機能を実行す る。送信状態機械４０９は次のようなフォーマット形成機能を実行する。回線が 空きである時間の間は空きパターン（連続的−１〃）を送信する。必要なときに はアポート（７個の連続的Ｎ１〃）を顧客に対して現在送信されているパケット を無視すべきであることを示す信号として送信する。各パケットの始めと終シお よび回線が空きではないがパケットを送信していないときにフラグパターン（０ １１１１１１０）を連続的に送信する。ビットスタッフを実行する。パケットが 送信されているときにＣＲＣコードを連続的に計算する。パケットのＣＲＣフィ ールドに全パケットについて計算されたＣＲＣ符号を入れる。

ＰＬＡｌｏｏＩは送信状態機械４０９の論理回路を含んでいる。ＰＬＡｌｏｏＩ は送信コマンドメモリー４０７を通してＤＭＡプロセッサ２０９からデータおよ び制御情報を受信する。送信状態機械４０９は送信チャネルカウンタ４１０の制 御下に一時に１ビツトずつフォーマット化機能を実行する。送信チャネルカウン タ４１０は０から１２７まで連続的に計数し、送信チャネルカウンタの現在の値 はそのデータが現在フォーマット化されている顧客の番号となる。１ビツトのフ ォーマット化が行々われ人あと、送信状態機械４０９は送信状態メモリー４０６ 中の顧客１００のラインの状態を記憶する。送信状態機械４０９の内容が送信チ ャネルカウンタ４１０を通して、顧客１００の次のビットをフォーマット化する ように進むときに、送信状態機械４０９は送信状態メモリー４０６を読んでライ ンの現在の状態を判定し、新らしいビットに対してフォーマット化機能を実行し 、次に送信状態メモリー４０６に対してラインの新らしい状態を書く。ＤＭＡプ ロセッサ２０９が新らしいデータバイトを読むたびに、これは送信コマンドメモ リー４０７のトグルビットフィールドの状態を反転する。ＤＭＡプロセッサによ って送信されたトグルビットフィールドの状態は送信状態メモリー４０６のトグ ルビットフィールドにコ°ビーして記憶される。その顧客１００が送信チャネル カウンタ４１０によって歩進するにつれて、排他的ＯＲゲート１０２１は導体１ ０４７と１０４８を経由してトグルビットフィールド１０４６と１０５０の極性 を比較する。もし排他的ＯＲゲート１０２１がこれらの二つのビットの極性の不 一致を検出して（新らしいデータバイトが送信コマンドメモリー４０７に書き込 まれたことを表示したときには）排他的ＯＲゲート１０２１は導体１０４９上の 信号を通して、これをＰＬＡｌｏｏｌに示す。ＰＬＡｌｏｏＩはこの信号に反応 してデータの転送に進む。

送信状態機械から顧客への正常のデータ転送は、次のような方法で行なわれる。

ＤＭＡプロセッサ２０９からのデータは送信コマンドメモリー４０７のフィール ド１０１９の内容によってフォーマツタ２０７に転送される。フィールド１０１ ９からのデータは導体１０５３を通してＰＬＡｌｏｏｌの制御下にバス１０５２ 、データセレクタ１００７およびバス１０５６を経由してフィールド１０１７に 転送される。各タイムスロットの間で、フィールド１０１７中のデータは、次の ようにしてビットシフト回路１００６によって１ビツト位置だけ右ヘシフトされ る。各タイムスロットの間で、フィールド１０１７の内容は導体１０５７を経由 してピットシフ４ト回路１００６に転送される。ビットシフト回路１００６は右 へのシフト動作を実行し、シフトされたデータを導体１０５３を通してデータセ レクタ１００７に転送する。次にデータセレクタ１００７はバス１０５６を通し てシフトされたデータをフィールド１０１７に戻す。フィールド１０１７からの データの最下位のビットはバス１０３２を通してデータセレクタ１００２に行く 。ＰＬＡｌｏｏＩはデータセレクタ１００２からの出力データとしてバス１０３ ２上のデータを選択する。次にデータはバス１０３６を通してパリティ発生器１ ００５とバッファ１００３および１００４に与えられる。パリティ発生器１００ ５は各データビットについてパリティビットを発生し、このパリティビットをバ ッファ１００３と１００４に与える。バッファ１００４はグループ分配回路２０ ５に関連したすべての顧客についてすべてのデータビットとパリティビットを取 扱かい、バッファ１００３はグループ分配回路２０６に関連したすべての顧客に ついて、すべてのデータビットとパリティビットを取扱かう。データおよびパリ ティビットを送出するように選択されるバッファは送信チャネルカウンタ４１０ からの送信信号によって決定される。

ビットスタッフ動作は次のように行なわれる。増分回路１０１０、ＡＮＤゲート １０１１それにフィールド１０１５は共同動作して連続したＩＳ　１　ｎ　の数 を数える。

データフィルド１０１７からの各データビットは、デ−タセレクタ１００２を通 してデータセレクタ１００２に、また導体１０２５を通してＡＮＤゲート回路１ ０１１に与えられる。データフィールド’　１０１７に壱る最下位ビット位置に 含まれた各ｔｔ　１　ｔｔによって、増分回路１０１０が増分され、その結果は ケーブル１０２６５を通してフィールド１０１に入れられる。データフィールド １０１７の最下位のビット位置に含１れた各々のＩｓ　Ｏｔｒ　によってＡＮＤ ゲート１０１１がフィールド１０１５をＯにリセットする。フィールド１０１５ の現在の計数値は増分回路１０１０と５個の１＼１１１検出器にケーブル１０２ ７を通して与えられる。フィールド１０１５中の計数値がｔｔ　５　ＩＩ　に達 して、５個のＩＳ　１　ｔｒが連続して送信されたことが検出されると、５個の ｔｔ　１　ｕ検出器１００９はこの事実を導体１０６０を通して受信ＰＬＡ１０ ０１に知らせる。この信号によってＰＬＡｌｏｏＩはデータ選択回路１００２を 動作して、次のタイムスロットのはじめで、データの流れの中にスタッフのＩＳ 　Ｑ　ＩＩ　を挿入する。これは選択するべき導体にＩＳ　Ｑ　ＩＩの信号を与 え、これによってバス１０３６を通してバッファ１００３と１００４およびパリ ティ発生器１００５に通すようにすることによって実行される。ビットスタッフ 動作が行なわれるときには、受信ＰＬＡ１００１はシフト回路１００６に導体１ ０５９を通して信号を送シ１、データをシフトしないようにする。

ＣＲＣの発生は次のようにして行なわれる。ＣＲＣ発生器１００８は導体１０４ ０を通して各データビットを受信し、それまでに受信されたデータビット（スタ ッフビットを除く）について連続的にＣＲＣを計算する。各ＣＲＣ計算の後で、 ＣＲ，Ｃ発生器１００８は導体１０３９を通してフィールド１０１４に結果を蓄 積する。最後のデータバイトの最後のビットが送出されたあとで、ＣＲＣ発生器 １００８は最後の計算されたＣＲＣ符号を一時に１ビツトずつ、導体１０６１を 通して、ＰＬＡｌｏｏＩの制御下に、導体１０３３を経由してデータセレクタ１ ００２にシフトする。ＰＬＡｌｏｏＩは次にデータセレクタ１００２にケーブル １０３１を通して計算されたＣＲＣ符号を出力として使用すべきことを指示する 。このＣＲＣ符号は一時に１ビツトずつバッファ１００３と１００４それにパリ ティ発生器１００５に送られる。

ＤＭＡプロセッサ２０９から新らしいハイドを得、パケットの終りでＣＲＣ符号 を適切に送出するようにするために、完全なハイドが送信されたときには、これ をＰＬＡｌｏｏＩに知らせなければならない。完全なバイトが送出されたことの 決定は次のようにして行なわれる。

スタッフビット以外のビットが送出されるたびに、ＰＬＡｌｏｏＩは導体１０４ ３上の信号によってビット増分回路１０１３に対して信号する。ビット増分回路 １０１３に信号が与えられるたびに、これはＡＮＤゲート回路１０１２と導体１ ０４４を経由してビット計数フィールド１０１６を増分する。フィー　ルト１０ １６が８ビツトが送出されたことを示すと、ケーブル１０４１を経由して８ビツ ト検出器１０１８に信号が与えられ、これによって８ビツト検出器１０１８は導 体１０４５上の信号を通して完全なバイトが送出されたことを知らせる。ＰＬＡ ｌｏｏＩはこうしてＡＮＤゲート回路１０１２と導体１０４２を経由してフィー ルド１０１６をクリアする。

空きおよびフラグパターンはＰＬＡｌｏｏＩとデータセレクタ１００２の制御下 に送信される。これはＰＬＡｌｏｏｌによってケーブル１０３１１を通して、導 体１０３４と１０３５からの適切な１１　Ｑ　１１およびＳＳ　１　ｔｔの信号 を選択することによって行なわれる。

送信状態機械４０９の状態図は第１１図乃至第１４図に図示されている。状態１ １００は送信状態機械４２９の初期状態である。もしＤＭＡプロセッサ２０９が アポートコマンドを発すれば、送信状態機械４０９は状態１１０３．１１０１． １１０４．１１０５．１１０６および１１０７を実行し、このシーケンスによっ て、送信状態機械４０９は送信ステータスＰＩＦ０４０８にアボートのエントリ ーを入れ、一連の８個のｔｓ　１　ｒｒ　を送出する。

もしＤＭＡプロセッサ２０９がアポートコマンドを送出しなければ、送信状態機 械４０９は状態１１０２．１１０１．１１０４．１１０５．１１０６および１１ ０７を実行し、このシーケンスによって送信状態機械は送信ステータスＰＩＦ０ ４０８にエントリーを入れることなく、一連の８個のｓｔ　１　／７を送出する 。送信状態機械４０９ＭｔＤＭＡプロセッサ２０９によって空きあるいはアポー トコマンドが送信されている間は状態１１０７に留まる。

ＤＭＡプロセッサ２０９が空きおよびアポートコマンドを取除いたときには、送 信状態機械４０９は状態１１０８乃至１１１１を実行する。これによってフラグ パターンが次のように発生される。状態１１０８ではｔｓ　Ｑ　ＩＩ　を送出し 、状態１１０９では、これが５回繰返されるから５個の気１〃　を送出し、状態 １１０１ではＳＳ　１　ｔｒ　を送出し、状態１１１１ではｔｓ　□　ｎ　を送 出する。状態１１１１では電０〃　を送出する他に、ビットカウントフィールド １１０６をクリアし、ＣＲＣフィールド１０１４をプリセットし、送信状態メモ リー４０６のトグルビットフィールド１０４６をクリアする。もし以下の条件の ひとつが存在すれば、状態１１０８乃至１１１１は連続的に繰返えされる。送信 状態ＦＩＦＯが満杯である、最後のデータバイトが送出された、送信コマンドメ モリー４０７のフィールド１０５１の送出ビットがセットされていない、ちるい は排他的ＯＲゲート１０２１からのトグルビット出力（導体１０４９）によって 新らしいバイトがまだ受信されていないことが示されているときである。以上の 条件がいずれも成立しないときには、状態１１１３が実行される。

状態１１１３が実行されたときには、いくつかの動作が行なわれる。第１Ｋ送信 コマンドメモリー４０７のフィールド１０１９に含まれた送信データがバス１０ ５２５６ およびデータセレクタ１００７を経由して送信状態メモリー４０６のデータフィ ールド１０１７に転送される。

データセレクタ１００７は導体１０５３を通してＰＬＡｌｏｏｌによって制御さ れる。次にビットカウントフィールド１０１６はＳｔ　１　ｔｒだけ増分され、 ＣＲＣフィールドがＣＲＣ発生器１００８と導体１０３９によって現在の値に更 新され、ビットシフト回路１００６によってデータフィールド１０１７中のデー タが１ビツト位置右にシフトされ、導体１０５４を通して次のバイト要求が送信 ステータスＦＩＦＯに入れられ、送信ステータスメモリー４０６のトグルビット フィールド１０４６の極性が、送信コマンドメモリー４０７のトグルビットフィ ールド１０５０の極性と一致するように更新される。最後に前述したように最初 のデータビットがデータフィールド１１０７から適切なグループ分配回路に転送 される。状態１１１３が実行されたあとで、状−態１１１２が実行される。状態 １１１２は状態１１１３と同様の方法でビットカウントフィールドの更゛新、Ｃ ＲＣの計算、データの右シフトおよびデータビットの送出を行なう。状態１１１ ２は５個の囁１〃検出器１００９が５個の連続したｔｓ　１　ｔｔを検出するか 、８ビツトが送出されるか、あるいは誤り条件が生ずるかするまで繰返して実行 される。５個のｔｓ　１　ｔｒ　が検出されたときに、ビットスタッフの機能を 実行する状態１１１４が実行される。状態１１１４はセレの中にＩＳ　Ｑ　ＩＴ をスタッフするが、スタッフされ７１ｊ　ＸＸＱＩｌはビットカウントフィール ド１０１６を増分することはない。状態１１１３．１１１２あるいは１１１４は 次のように全体のフレームが送出されるまで実行される。状態１１１３は新らし いバイトの第１のビットが送信される間に実行される。状態１１１２は新らしい バイトの第１のビットが送信されたあとで実行される。状態１１１４はビットの 流れの中に六〇〃をスタッフする必要があるたびに実行される。

全パケットが送信されたあとで、送信状態機械４０９は状態１１１７（もし正し いＣＲＣを送信すべきとき）あるいは状態１１２４（誤ったＣＲＣを送信すべき とき）のいずれかを実行する。パケットの終りはフィールド１０５５中のが１〃 で示され、これは最後のバイトがＤＭＡプロセッサ２０９からフォーマツタ２０ ７に転送されたことを示す。送信されるべきＣＲＣＯタイプはＤＭＡプロセッサ ２０９によって書き込まれるフィール１１０５１によって決定される。もしフィ ールド１０５１がＳｔ　Ｑ　１！　であれば、正しいＣＲＣが送信され、もしフ ィールド１０５１がへ１〃　であれば、誤ったＣＲＣが送信される。もし正しい ＣＲＣを送信すべきであれば、送信状態機械４０９は変化１１３４を通して状態 １１１７に行き必要に応じて状態１１１７．１１１６．１１１８．１１２０およ び１１２１を実行する。状態１１１７はＣＲＣコードの第１ビツトをＣＲＣ発生 器１００８からデータセレクタ１００２に転送し、ＣＲＣフィールド１０１４を 更新し、ビットカウントフィールド１０１６を更新しくこれはＣＲＣフィールド で送信されるビットの数を計数する。）送信ステータスＰ　Ｉ　Ｆ’Ｏに次のバ イトの要求を与える。このＦＩＦＯの内容はＤＭＡプロセッサ２０９に対して、 フォーマツタ２０７が今ＣＲＣビットを送信していることを知らせる。状態１１ １６と１１２０は各ＣＲＣビットが送信されたあとで、、ＣＲＣコードの各ビッ トを送信し、フィールド１０１６を増分する。さらに状態１１１８と１１２１は 必要に応じてビットスタッフ動作を実行する。最後のＣＲＣビットが送信された あとで、状態１１２２．１１２３あるいは１１１５はパケットの終了フラグパタ ーンを送信するために実行される。このとき、送信状態機械４０９は次のパケッ トを送信するために変化１１３５を通して状態１１１１に戻る。

ＤＭＡプロセッサ２０９がフィールド１０５１を通して、誤ったＣＲＣを送信す べきことを示すと、送信状態機械４０９は状態１１２４乃至１１２６に進む。状 態１１２４乃至１１２６は１６ビツトの交互の六〇〃　とＶｌ　１　／Ｌ　であ る誤ったＣＲＣパターンを発生する。誤ったＣＲＣビットの数はフィールド１０ １６を通して保たれる。

受信状態機械４０４は第１５図に詳細に図示されている。受信状態機械４０４は プログラマブル論理アレイ（ＰＬＡ）と実際の受信データのフォーマティングを 実行するように共同動作する多数の関連するノ嘴−トウェアコンポーネントから 成っている。以下の説明は顧客１００に関連する受信データに関するものである が、受信状態機械４０４は他の１２７人の顧客の各々に関しても受信データのた めに同様の機能を実行することが理解されるであろう。受信状態機械４０４は次 のようなフォーマット化機能を実行する。フラグとパケットの識別、ビットのア ンスタッフ、キャラクタの組立てとそのＤＭＡプロセッサ２０９への引きわたし 、各入来パケットについてのＣＲＣの計算とチェック、各フレームの終シでのＣ ＲＣステータスの良否のＤＭＡプロセッサの通知、アポートされたフレームの検 出とアポートされたフレームについてのＤＭＡプロセッサ２０９への通知、ライ ン空き状態のＤＭＡプロセッサ２０９への通知がそれである。これらのフォーマ ット化機能に加えて、受信状態機械４０４はまた送信データ路から直接受信デー タ路にループして両方のデータ路をテストする機能を持っている。

受信状態機械４０４は１２８人の顧客の各々についてフォーマット化の機能を実 行する。１２８人の顧客の各々についてのデータとパリティはケーブル４２１お よび４２２を経由してグループ分配回路２０５および２０６から受信される。現 在の入来したビット・が接続される顧客は受信チャネルカウンタ４０５によって 決定される。

受信チャネルカウンタ４０５は４９にプリセットされ、１２７から０に戻り続け て４８まで計数する。このプリ６０ セットによって送信状態機械と受信状態機械の間に８０ビツトの時間遅延を生ず る。これはグループ分配回路とライン回路を通るデータが出合う遅延によって生 ずる。

各受信チャネルカウンタ４０５が増分するたびに、受信状態機械４０４は、現在 サービスされている顧客に対応する受信状態メモリー４０１と受信コマンドメモ リー４０２の記憶位置を読む。これらのメモリーの正しいアドレスは受信チャネ ルカウンタによって決定され、これはバス１５２０を経由して受信状態メモリー ４０１を適切にアドレスし、導体１５２１を経由して受信コマンドメモリー４０ ２をアドレスする。

フラグ、アポートおよびライン空きの識別は次のようにして行なわれる。フラグ 、データヒツト、スタッフビットおよび関連するパリティビットを含む入来ビッ トはケーブル４２１を通してグループ分配回路２０５がらとケーブル４２２を通 してグループ分配回路２０６から受信される。このデータはラッチ１５１５を通 してデータセレクタ１５１６に与えられる。データセレクタ１５１６は通常はそ の入力としてラッチ１５１５からのデータを選択し、後述するようにループ動作 の間にだけその入力としてラッチ１５１４からのデータを選択する。同様に、パ リティセレクタ１５４３は通常はその入力としてラッチ１５１５からのパリティ を選択し、これはループ動作の間にだけその入力としてラッチ１５１４からのパ リティを選択する。セレクタ１５１６からのデータは導体６１　待人Ｂａ　ＧＯ −５００９８６０の１５２２を通して７ラグＰＬＡ１５０ｔに与えられ、次にフ ラグＰＬＡ１５０２の状態はケーブル１５３９を経由してフィールド１５４０に 書き込まれる。フラグＰＬＡｌ　５０２はフラグパターン、アポートパターンお よび空きラインパターンを検出する。これらのパターンのひとつが検出されるた びに、フラグＰＬＡ１５０２はケーブル１５１８を通して受信ＰＬＡに対して適 切な表示を与える。パリティセレクタ１５４３によって選択されたパリティビッ トはパリティ検査回路１５４１に転送され、これがパリティ誤りを検査する。も し何かのパリティ誤りが検出されれば、この事実は導体１５４２を通して受信Ｐ ＬＡ１５０１に報告される。

ビットのアンスタッフ動作は次のようにして行なわれる。フラグＰＬＡ１５０２ がフラグを検出したあと、これは連続したｔｔ　１　〃の数を数える。５個の＼ ＼１〃が計数さ、れその次が１１　Ｑ　Ｉ／　であるたびに７ラグＰＬＡ１５０ ２はこの次のビットがスタッフされたＩＳ　Ｑ　〃　であると判定し、導体１５ １９を付勢することによって７ラグＰＬＡ１５０２は実効的にこのスタッフされ たＳｔ　Ｑ　／Ｊ　を除去する。導体１５１９が付勢されたとき、ビットカウン タ１５０Ｂ、シフト回路１５０７、ＣＲＣ回路１５０９はスタッフされたｔｓ　 Ｑ　Ｉｆ　を無視して、これを取り除く。

顧客１００からＤＭＡプロセッサ２０９へのデータの転送は次のように行なわれ る。新らしいデータビットはケーブル４２１を通してグループ分配回路２０５か ら受２ 信され、導体１５２２を経由してシフトレジスタ１５ｏ７の最上位のビット位置 に転送される。新らしいデータビットはシフトされた先のデータヒツトと共にバ ス１５２４を経由゛して受信状態メモリー４０１のデータフィールド１５２３に 書き込まれる。スタッフビット以外の各入来データビットによってカウンタ１５ ０８は１だけ増分される。現在のビットカウントはケーブル１５２６を通してフ ィールド１５２５に記憶される。ビットカウンタ１５０８が８に達すると、デー タバイト全体が組立てられたことになり、これは導体１５２７を通してこのこと を受信ＰＬＡ１５０１に知らセル。受信ＰＬＡ１５０１はこの信号に応動して導 体１５２９にＦＩＦＯ書き込み信号を与え、導体１５２８上の信号によってデー タセレクタ１５１１を付勢する。これによってビットフィールド１５２３からの データがバス１５３０を経由して受信ステータスＦＩＦＯ４０３に書き込まれる ことになる。もし受信ステータスＦＩＦＯが満杯であれば、これはこの事実を導 体１５３１上の信号によって受信ＰＬＡ１５０１に知らせる。

ＣＲＣ検査は次のように行なわれる。各々の新らしいデータビットは導体１５１ ７を通してデータフィールド１５２３からＣＲＣ回路１５０９に与えられる。Ｃ ＲＣ回路１５０９は各々の新らしいデータビットに従って新らしいＣＲＣコード を計算し、ケーブル１５３４を通して、新らしい値をフィールド１５３３に書き 込む。各々の新らしいビットが受信されると、ＣＲＣ回路回路上れまでに受信さ れたデータビットについて計算されたＣＲＣコートでフィールド１５３３を更新 する。全パケットが受信された後（フラグＰＬＡ１５０２によるフラグの検出に よって判定される）ＣＲＣ回路１５０９は全パケットについて（ＣＲＣフィール ドを含む）計算されたＣＲＣコードを固定された定数と比較する。計算されたＣ ＲＣコードと固定された定数の間に不一致があれば、ＣＲＣ回路１５０９は導体 １５３５上に誤ったＣＲＣ信号を発生し、不一致がなければ、ＣＲＣ回路１５０ ９は導体１５３５上に正しいＣＲＣ信号を発生する。このＣＲＣ信号（正、誤） は受信ＰＬＡ１５０１によって発生された他のステータス情報と共に受信ステー タスＰＩＦ０４０３に書き込まれ、導体１５３６とデータセレクタ１５１１を通 して受信ステータスＦＩＦＯ４０３に書き込まれる。

データのルーピングは次のように行なわれる。メモリー１５１３は１２８人の顧 客の各々について別々の記憶位置を持っている。正常の動作の間には、メモリー １５１３はセレクタ１５１２を経由して送信チャネルカウンタ４１０によって指 定されたメモリーのアドレスにケーブル４２３と４２４を経由して送信データと パリティを格納し、セレクタ１５１２はそのタイミング信号を導体４２７を経由 してフォーマツタクロック４２５から受信する。しかし、セレクタ１５１６はケ ーブル４２１と４２２から正常の受信データを選択するから、メモリー１５１３ に含まれるデータとパリティは無視される。ＤＭＡプロセッサ２０９は受信コマ ンドメモリー４０２のフィールド１５３８にループビットをセットすることによ ってデータループの機能を要求する。このビットによって、データセレクタ１５ １６は導体１５３７を経由してそのデータ入力としてメモリー１５１３を選択し 、これによって、メモリー１５１３中の送信データがセレクタ１５１２を経由し て受信チャネルカウンタ４０５によって指定される位置から読み出されて正常の 顧客受信データと正確に同一の方法でフォーマット化されるようになる。次に送 信データは受信ステータＦＩＦＯ４０３の内容によって、ＤＭＡプロセッサ２０ ９に返送されることになる。ルーピングのプロセスの間に、ケーブル４２１ある いは４２２上に存在する顧客からのデータは無視される。

受信状態機械４０４の状態図は第１６図乃至第１８図に図示されている。状態１ ６００は受信状態機械４０４の初期状態である。もし顧客が空きであれば、受信 状態機械４０４は変化１６１５によって状態１６１１に進み、受信ステータスＰ ＩＦ０４０３への書き込みコマンドによって、ＤＭＡプロセッサ２０９に対して 空きコマンドを発生する。次に受信状態機械は状態１６１２を連続的に実行する ことによって空き状態に留る。もし現在の状態が１６００であり、フラグＰＬＡ １５０２がフラグを検出し、新らしいパケットの開始の可能性を示せば、受信状 態機械４０４は状態１６０１を実行して、これがビットカウントフィールド１５ ２５をクリアする。次に状態１６０３が実行される。状態１６０３では、新らし いデータビットがフィールド１５２３に書き込まれ、カウントフィールド１５２ ５が増分される。状態１６０３は変化１６１６によってデータバイトの全体が受 信されるまで繰返される。次のバイトとしてもしフラグが検出されると、これは 先のフラグが新らしいパケットの開始を示すものではなく、パケットの間に送信 されるフラグパターンでちることが示される。今受信されたフラグは新らしいパ ケットの始まりである可能性があるから、状態１６０１が実行される。全データ バイトが受信されると、状態１６０５が実行される。状態１６０５では、ビット カウントのフィールドがクリアされ、フィールド１５２３に含まれていたデータ バイトは受信ステータスＦＩＦＯ４０３に書き込まれ、ＣＲＣ回路１５０９のＣ ＲＣチェック部は全１１１〃にセットされる。状態１６０５が一度実行されたあ と、状態１６０７が実行される。状態１６０７においては各データビットをフィ ールド１５２３に書き、フィールド１５２５を増分することによって、次のデー タバイトが集められる。データバイトの全体が収集された後、状態１６０８が実 行される。状態１６０８においては、金集められたデータバイトが受信ステータ ス１４Ｆ０４０３に書き込まれ、ビットカウントのフィールド１５２５が増分さ れる。これに続くパケットのデータバイトは変化１６１７と１６１８によって状 態１６０７と１６０８を交互に実行することによって収集されて受信ステータス ＦＩＦＯ’　４０３に書き込まれる。パケットの最後のデータバイトが受信され たあと、（終了フラグパターンの受信によって示される。）受信状態機械４０４ は変化１６１９によって状態１６０６に入る。状態１６０６においては、ビット カウントフィールド１５２５がクリアされ、受信ステータスＦ’ＩＦ０４０３に はメツセージ終了表示が書き込まれる。状態１６０６が実行された１、受信状態 機械４０４は変化１６２０を通して状態１６０３に戻シ、次のパケットの受信を 準備する。

状態１６０５．１６０７あるいは１６０８の実行の間に受信状態機械４０４が顧 客からのアホートを受信し、受信ステータスＦＩＦＯが満杯でなければ、変化１ ６２１乃至１６２３を通して状態１６０９が実行される。状態１６０９が実行さ れたときには、フィールド１５２５がクリアされ、受信ステータスＦＩＦＯ４０ ３にアホート表示が書き込まれる。状態１６０９が実行されたあとで、状態１６ １０が実行され、この状態は空きあるいはフラグのいずれかが受信されるまで、 繰返して実行される。

もしフラグが受信されると、変化１６３２を通して状態１６０１が実行され、も し空きが受信されると、変化１６３３を通して状態１６１１が実行される。状態 １６１１においては、空きメツセージが受信ステータスＦＩＦＯ４０３に書き込 まれる。

受信ステータスＰＩＦ０４０３に書き込みを行なう任意の状態が実行されている ときに、もしパリティ誤りが検出されると、変化１６２４乃至１６３３を通して 状態１６１３が実行される。状態１６１３はＦＩＦＯ４０３がもはや満されなく なるまで繰返して実行され、このとき状態１６１４が実行される。状態１６１４ が実行されたとき、受信オーバフロー表示が受信ステータスＦＩＦＯ４０３に書 き込まれ、変化１６３４を通して状態１６１０が実行される。

共用メモリー５０６は第１９図に詳細に示されている。

先に述べたように、共用メモリー５０６のワードのセクションは論理的にチャネ ルと関連している。主プロセツサ２２５はその論理的アドレス空間が主プロセツ サ２２５とＤＭＡプロセッサ２０９によって使用される同一の記憶空間の中に連 続して存在するワードだけを含むかのように共用メモリー５０６をアドレスし、 これに対してＤＭＡプロセッサ２０９は共用メモリー５０６をその論理アドレス 空間がＤＭＡプロセッサ２０９によって扱かわれるワードだけを含むものとして 取扱かう。第１９図は共用メモリー５０６を図示しており、また共用メモリー５ ０６が二つの一義的なメモリーアレイ１９０９と１９１０だけを含むことを図示 している。各アレイは各チャネルに関連した３２ワードを含んでいる。主プロセ ツサ２２５は共用メモリー１９１０だけをアドレスし、ＤＭＡプロセッサ２０９ はローカルアレイ１９０９と共用アレイ１９１０の両方をアドレスする。ＤＭＡ プロセッサ２０９の特定のチャネルに関する論理アドレス空間の中では、ローカ ルアレイ１９０９の３２ワードは共用メモリー１９１０の３２ワードと連続して いる。主プロセッサ２２５ｕ一連のプログラム命令を実行することによって共用 メモリー中５０６に各々が複数のワードを持つメツセージを書き込む。

ＤＭＡプロセッサの論理アドレス空間のこの構成はローカルアレイ１９０９ある いは共用アレイ１９１０のいずれにアクセスするかを決定するＤＭＡプロセッサ ２０９からの第５のアドレスビットを使用することによって実現される。第５の アドレスビットを利用することによってＤＭＡプロセッサの論理アドレス空間は 任意の特定のチャネルに関連したローカルおよび共用のメモリーワードの両方に 関して連続であるように見える。

第１９図の動作のより詳細な説明に戻れば、主プロセツサ２２５はシステムバス ２２０を経由してアドレスと読み出し要求を送出することに゛よって共用アレイ １９１０にアクセスする。メモリー制御回路１９０６はケーブル１９１３を通し てシステムバス２２０から送信された読み出し要求に応動してアドレスセレクタ １９０５を付勢して、ケーブル１９１４を経由してシステムバス２２０から主プ ロセツサのアドレスを選択する。アドレスセレクタ１９０５はケーブル１９１５ を通してこのアドレスを共用ア・レイ１−９ｉｏに送出する。メモリー制御１９ ０６はまたこの読み出し要求に応動して、付勢信・号を導体１９１９を通してＯ Ｒゲート１９２０に送信する。ＯＲゲート１９２０は次に導体１９１９を通して 受信された付勢信号に応動して、導体１９１６を通して共用アレイ１９１０を付 勢し、ケーブル１９１５によって指定された記憶位置にアクセスする。共用アレ イ１９１０が付勢された後で、記憶制御１９０６は導体１９２６を通して共用ア レイ１９１０に対して読み出し要求を送信する。

共用アレイ１９１０は読み出し要求に応動してアドレスされた記憶位置をアクセ スする。この動作が実行されたアト、共用アレイ１９１０Ｖｉアクセスされた記 憶位置の内容をバス１９１７を経由してデマルチプレクサ１９０４に送信する。

メモリー制御１９０６はまたデマルチプレクサ１９０４を動作してバス１９１７ を通して受信されたデータをケーブル１９１８を通してシステムバス２２０に送 るようにする。さらに、メモリー制御１９０６は主プロセツサ２２５に対してシ ステムバス２２０とケーブル１９１３を経由してメモリー完了信号を送信する。

主プロセツサ、２２５はメモリー完了信号に応動してシステムバス２２０から送 信されたデータを読み取る。

主プロセツサ２２５は共用アレイ１９１０の書き込み動作を同様の方法で行なう が、データはシステムバス２２０からデータセレクタ１９０３を適切に条件付け するメモリー制御１９０６によって受信されるのがちがいである。適切に条件付 けされたらと、これは情報を共用アレイ１９１０に対して、バス１９１７を通し て送信する。この情報は導体１９２６を経由して書き込み信号を送信し、導体１ ９１９、ＯＲゲート１９２０および導体１９“１６を通して共用アレイを適切に 付勢オるメモリー制御によって共用アレイ１９１０に書き込まれる。共用メモリ ー１９１０は書き込み信号に応動してバス１９１７上の情報をケーブル１９１５ を経由して送信されたアドレスによって指定される記憶位置に蓄積する。

ＤＭＡプロセッサ２０９は同様にしてＤＭＡプロセッサバス１９０２を経由して アレイ１９０９と１９１０にアクセスする。その主要な差はケーブル１９２５か ら導体１９２２を経由して送られた第５のアドレスビットＡ５を使用してアレイ １９０９あるいはアレイ１９１０のいずれを選択するかが判定されることである 。ケ・−プル１９２５の残シの１２ビツトのアドレスビットはアドレスセ（／フ タ１９０５によって使用されることに注意されたい。もしＡ５がｔｌ　ｉ　ｌ／ であれば、共用アレイ１９１０が選択され、これに対してもしＡ５が１（Ｑ　／ ／　であれば、ローカルアレイ１９０９が選択される。メモリー制御１９０６に よって読み出し要求が受信されれば、メモリー制御は導体１９２１を通して信号 を送シ、導体１９２６を通して読み出し信号を送る。導体１９２２を通して第５ のアドレスビットとしてもしＴｈ　Ｑ　／／　が送られれば、ＡＮＤゲート１９ ０７は導体１９２３を通してローカルアレイ１９０９に対し７て゛付勢信号を送 る。導体１９２２上の第５のアドレスビットの状態が１１１　〃　であれば、Ａ ＮＤゲート１９０８は導体１９２４、ＯＲゲート１９２０および導体１９１６を 通して共用メモリー１９１０に対して付勢信号を送る。共用アレイ１９１０ある いはローカルアレイ１９０９のいずれか一方が付勢信号に応動してアドレスデー タにアクセスしこのデータをバス１９１７を経由してデマルチプレクサ１９０４ に送る。また、メモリー制御１９０６はデマルチプレクサ１９０４の条件を適切 に定めて、アクセスされたデータがＤＭＡプロセッサバス１９０２に対して適切 に伝送されるようにする。

ＤＭＡプロセッサ２０９によるメモリー書き込み動作も同様に実行されるが、そ の差はデータセレクタ１９０３の条件を適切に定めて情報が書き込み信号と共に バス１９１７を通して適切なアレイに送られるようになっていることである。

ＤＭＡプロセッサ２０９のフローチャートは第２０図乃至第３４図に図示されて いる。第２０図に図示されている主ルーチンはその内容を読み出すために受信ス テータスＦＩＦＯ４０３、受信ステータスＦＩＦＯ４０８、チャネルコマンドＦ ＩＦＯを連続的に調べる。これに次に判定ブロック２００２．２００４．２００ ８および実行ブロック２００３．２００５．２００７および２００９を通してそ の内容を見付けたあと適切なルーチンに分岐する。

ｖｆｅｓａｃｔは受信ステータスのエントリーがある場合、ｃｈｃｍｄａｃｔ　 はチャネルコマンドのエントリーの場合、ｃｄｉａｇｐｔｒ　は保守のエントリ ーの場合、ｘｆｅｓａｃｔは送信コマンドのエントリーの場合である。保守が要 求されたときにはルーチンｃｄｉａｇｐｔｒ　が実行される。送信ステータスＰ ＩＦ０４０８のエントリーは時間的にもつともきびしいから、ルーチンｒｆｅｓ ａｃｔ　Ｘｃｈｄｉａｇｐｔｒおよびｃｈｃｍｄａｃｔが実行されるたびに、ル ーチンｘｆｅｓａｃｔは実行ブロック２０８９および２０９０を経由して５０回 実行される。

ルーチンｒｆｅｓａｃｔは実行ブロック２０１１を通して、受信ステータスＦＩ ＦＯ４０３を読み、ＦＩＦＯの内容がデータなのか制御なのかを判定ブロック２ ０１２によって判定する。もしこれが制御エントリーであれば、実行ブロック２ ０１３を通してｒｏｃｎｔａｃｔ　が実行され、もしこれがデータエントリーで あれば、実行ブロック２０１４を通してｒｄａｃｔａａｃｔが実行される。

フレーム長りが受信されると、ルーチンｒｃｏｎｔａｃｔ　が実行される。ルー チンｒｃｏｎｔａｃｔ　は判定ブロック２０１７を通してパリティ誤シを検査し 、もしパリティ誤りが存在しなければ、これは次のテストを続ける。もしパリテ ィ誤シが存在すれば、ルーチンｒｃｏｎｔａｃｔ　は実行ブロック２０１８と判 定ブロック２０１９によってチャネルステータスＰＩＦ０５０８が満杯であるか どうかを判定する。

もしそのＦＩＦＯが満杯であれば、ルーチンｒｃｏｎｔａｃｔ　は実行ブロック ２０２１を通して割込みを発生する。もしＦＩＦＯが満杯でなければ、ルーチン は実行ブロック２０２０を経由してチャネルステータスＰＩＦ０５０８にエラー メツセージを入れる。次にルーチンｒｃｏｎｔａｃｔ　は判定ブロック２０２２ を通してデータ加入者インタフェース１０４の受信部が消勢されているかどうか を検査する。もし受信部が消勢されていれば、ルーチンｒｃｏｎｔａｃｔ　は元 に戻る。もし受信部が消勢されていなければ、このルーチンは判定ブロック２０ ２４によってフレームの終了が受信されたかどうかを判定する。もしフレーム終 了が受信されなければ、ルーチンｒｃｏｎｔ’ａｃｔ　が実行ブロック２０２５ を通してルーチンｒｃｃａｃｔ　を呼び元に戻る。ルーチンｒｃｃａｃｔ　につ いては後述する。もしフレーム終了が受信されたら、ルーチンｒｃｏｎｔａｃｔ 　は実行ブロック２０２６を通して受信バッファにフレーム長を書き、実行ブロ ック２０２７を通して共用メモリー５０６と受信コマンドメモリー４０２のビッ トをクリアする。ルーチンｒｃｏｎｔａｃｔはここで判定ブロック２０２８によ って受信されたフレームが誤ったＣＲＣを持っていないかをチェックする。

もし誤ったＣＲＣが受信されたら、ルーチンｒｂａｄｃｒｃが実行ブロック２０ ２９を経由して実行される。ルーチンｒｂａｄｃｒｃは主プロセツサ２２５に対 して、誤ったＣＲＣを持つフレームが受信されたことを知らせるエラーメツセー ジを送る。もし誤ったＣＲＣが送られなければ、ルーチンｒｃｏｎｔａｃｔ　は 受信されたフレームが非整数個のバイトを持っていないかを判定ブロック２０３ ０によってチェックする。もし非整数個のバイトが送られれば、実行ブロック２ ０３１を通してルーチンｎｏｎｉｎｔ　が実行され、もし非整数個のハイドが送 られなければ、実行ブロック１０３２を通してルーチンｇｐｋｔｒｃｖｄ　が実 行される。

ルーチンｎｏｎｉｎｔ　は主プロセツサに対して非整数個のハイド金持つフレー ムが受信されたことを知らせるエラーメツセージを送る。ルーチンｇｐｋｔｒｃ ｖｄ　は良いパケットが受信されたことの表示とパケットの長さを主プロセツサ ２２５に知らせる。

ルーチンｒｃｃａｃｔ　は、これが空き、アポート、同期探索のような特別な事 象を含むときには、受信ステータスＦＩＦＯ４’０３の内容をデコードする。ル ーチンｒｃｃａｃｔは判定ブロック２０３５．２ｏ３７．２ｏ３９および２０４ １によって特別の事象のタイプを判定し、実行ブロック２０３６．２０３８．２ ０４０および２ｏ４２を経由して適切なルーチンを実行させる。ルーチンｒａｂ ｔｒｏｕｔ　ｉｄ主プロセッサ２２５に対して特別の顧客からアポート表示が受 信されたことを知らせる。ルーチンｒｉｄｌｒｏｕｔ　は主プロセツサ２２５に 対して、特定の顧客がら空きのシーケンスが受信されたことを知らせる。ルーチ ン５ｆｒｏｕｔ　は主プロセツサ２２５によって特定の顧客のための先の同期ハ ントが開始されたときに、特定の顧客ラインでフラグキャラクタが見付かったこ とを知らせる。

ルーチンｒｏｒｒｏｕｔは主プロセツサ２２５に対して受信ステータスＰＩＦ０ ４０３が満杯であり、関連する顧客から受信されたフレームが失なわれたことを 知らせる。

受信ステータスＦＩＦＯ４０３で予期された特別の事象がいずれも存在しないと きには、ルーチンｒｃｃｌｆｃｔ　は実行ブロック２０４３を通してＰＩＦ’Ｏ が不正メツセージを含むと結論する。ルーチンｒｃｃａｃｔ　は次にチャネルス テータスＰＩＦ０５０８が満杯であるかどうかを実行ブロック２０４４と判定ブ ロック２．０４５を経由して判定する。

もしチャネルステータスＰＩＦ：０．５０８が満杯であれば、ルーチンｒｃｃａ ｃｔ　は実行ブロック２０４６を通して割込みを発生し、もしＦＩＦＯが満杯で なければ、ルーチンｒｃｃａｃｔ　は実行ブロック２０４７を経由してチャネル ステータスＰＩＦ０５０８にエラーメツセージを入れる。

ルーチンｒｄａｔａａｃｔ　は直接メモリーアクセスを経由して受信バッファに 対してデータを書き込む。さらに、ｒｄａｔａａｃｔ　は正しいバッファがある かどうか、有効なバッファはデータを受信するのに充分な長さを持つかどうかを 判定し、実行ブロック２０５２および２０５３を通して実行するために、ルーチ ンｒｅｖｂｙｔｅあるいはｂｆｏｖｅｒのいずれかを実行する。ルーチンｂｆｏ ｖｅｒ　は主プロセツサ２２５に対してバッファあふれのエラーメツセージを送 る。もし有効なバッファが存在しんければ、ルーチンｒｄａｔａａｃｔ　は判定 ブロック２０５４を通して、主プロセツサ２２５によってラインが消勢されてい るかどうかを判定する。もし受信機が消勢されていれば、ルーチンｒｄａｔａａ ｃｔ　は元に戻る。もし受信機が消勢されていなければ、ルーチンｒｄａｔａａ ｃｔ　は判定ブロック２０９２を経由して受信バッファ中に利用できるポインタ が存在するかを判定する。もし利用できるポインタが存在すれば、ｒｄａｔａａ ｃｔ　は実行ブロック２０５５を通してルーチンｒｂｏｐｋｔ　を動作させる。

ルーチンｒｂｏｐｋｔ　は主メモリー２１．１にパケットの第１バイトを書き、 主プロセツサ２２５に受信されたメツセージの第１バイトを送信する。

もし利用できるポインタが存在しなければ、ルーチンｒｄａｔａａｃｔ　は主プ ロセツサ２２５にエラーメツセージを送り、ルーチンｒｄｉｓａｃｔを実行ブロ ック２０９３と２０９４を通して実行する。ルーチンｒｄｉｓａｃｔは指定され た顧客の受信機を消勢する。

ルーチンｃｈｃｍｄａｃｔ　はチャネルコマンドＦＩＦＯ５０７からのコマンド を読み、適切なレジスタを設定し、コマンドに応じて適切なルーチンに分岐する 。可能性のあるコマンドは次の通シでちる。パケット送信、パケット受信準備、 特別の送信関連コマンド、特別の受信関連コマンド、ループアラウンド、アンプ ループ、ＦＩＦｏ通信テストコマンド、保守コマンド、システムパラメータ設定 コマンドである。

ルーチンｃｈｃｍｄａｃｔ　は実行ブロック２０５８を通してチャネルコマンド ＰＩＦＯ５０７を読み、これが正常送信、正常受信、拡張送信あるいは拡張受信 のコマンドを持つかを判定ブロック２０５９．２０６１．２０６３および２０６ ５を通して判定する。これは次に実行ブロック２０６０．２０６２．２０６４お よび２０６６を経由して適切なルーチンｘｃｍｄａｃｔ、　ｒｃｍｄａｃｔ　、 ｘｃｍｄｅｃするいはｒ　ｃｍｄ　ｅ　ｃ　に分岐する。ルーチンｘｃｍｄａｃ ｔは創客チャネルにそのとき送信されているフレームが存在するかを判定する。

現在送信されているフレームが存在すれば、ルーチンｘｃｍｄａｃｔは主プロセ ツサ２２５に対してエラーメツセージを送る。現在送信されているフレームが存 在しなければ、ルーチンｘｃｍｄａｃｔは送信コマンドメモリー４０７にメツセ ージの第１バイトを書き込む。ルーチンｒｃｍｄａｃｔはフォーマツタ２０７に 対して特定の顧客のためのフラグパターンを探索することを指示する。ルーチン ｘｃｍｄａｃｔとｒｃｍｄｅｃ　は第２９図と第３０図に関して後述する。

もしチャネルコマンド１４ＦＯ５０７が標準あるいは拡張の送信あるいは受信コ マンドを持たなければ、ルーチンｃｈｃｍｄａｃｔ　は判定ブロック２０６８に よって、チャネルコマンドＰＩＦＯ５０７の第１の内容がテストパターン１であ るかを判定する。もしこれが通信テストパターン１であれば、ルーチンｃｈｃｍ ｄａｃｔ　は実行ブロック２０６９と判定ブロック２０７０によってチャネルス テータスＰＩＦ０５０８が満杯かどうかを判定する。もしＦＩＦＯが満杯でなけ れば、ルーチンｃｈｃｍｄａｃｔ　は実行ブロック２０７１を通して、チャネル コマンド５０７に含まれているテストパターン１をエコーして、元に戻る。もし ＦＩＦＯが満杯であれば、ルーチンｃｂｃｍｄａｃｔ　は実行ブロック２０７２ を通して割込みを発生して、元に戻る。

チャネルコマンドＰＩＦ０５０７の内容が通信テストハ８ ターン１でなければ、ルーチンｃｈｃｍｄａｃｔ　は判定ブロック２Ｇ７４にヨ ッてＦＩＦＯの内容が通信テストパターン２なのかどうかを判定する。もしこれ が通信テストパターン２であれば、ルーチンｃｈｃｍｄａｃｔ　は実行ブロック ２０７５と判定ブロック２０７６を通してチャネルステータスＰＩＦ０５０８が 満杯かどうかを判定する。もしＦＩＦＯが満杯でなければ、ルーチンｃｈｃｍｄ ａｃｔ　は実行ブ０’７り２０７７を通してテストパターン２をエコーし、元に 戻る。もしＦＩＦＯが満杯であれば、ルーチンｃｈｃｍｄａｃｔは実行ブロック ２０７８を通して割込みを発生し、元に戻る。

もしチャネルコマノドＦＩＦＯ５０７の内容が通信テストパターンでなければ、 ルーチンｃｈｃｍｄａｃｔ　はＦＩＦＯが保守コマンドを含んでいるかどうかを 判定ブロック２０８゜を通して判定する。もしＦＩＦＯが保守コマンドを含んで いれば、ルーチンｃｈｃｍｄａｃｔ　は実行ブロック２０８１を通してルーチン ｍｔｎａｃｔ　を実行する。ルーチンｍｔｒ＋ａｃｔｅま保守コマン）・をデコ ートし、適切な保守ルーチンを実行する。もしＦｒＦｏ　５０７が保守コマンド を含んでいなければ、ル・−チンｃｈｃｍｄａｃｔ　は判定ブロック２０８２を 経由してＦ”ｉＦＯ５０７がシステム設定パラメータコマンドを含むかどうかを 判定する。もしＦＩＦＯがシステム設定パラメータコマンドを含めば、ルーチン ｃｈｃｍｄａｃｔ　は実行ブロック２０８３を通してルーチン５ｙｓａｃｔ　を 実行する。ルーチン５ｙｓａｃｔ　はシステムのパラメータタイプをデコートし 、その値をシステムメモリｊに入れる。もしＰＩＦｏ　５０７がシステム設定パ ラメータコマンドを含めば、ルーチンｃｈｃｍｄａｃｔ　は不正なチャネルコマ ンドがあると結論し、実行ブロック２０８４と判定ブロック２０８５を通してチ ャネルステータスＰＩＦ０５０８が満杯であるかどうかを判定し、もしこれが満 杯であれば、実行ブロック２０８７を通して割込みを発生し、もしこれが満杯で なければ、実行ブロック２０８６を通して不正コマンドエラーメツセ・−ンを書 く。次にルーチンｃｈｃｍｄａｃｔは元に戻る。

ルーチンｘｃｍｄｅｃ　は主プロセツサ２２５からの拡張送信コマンドをデコー トし、次のような適切な動作を実行する。現在のフレームをアポートする。特定 の顧客に空きを送る。特定の顧客にフラグを送る。ＣＲＣ誤シを送る。あるいは パリティ誤りを１回送る。

ルーチンｘｃｍｄｅ　ｃ　は実行ブロック２１０２を経由して共用メモリー５０ ８の送信拡張レジスタの部分を読み、判定ブロック２１０３．２１０５および２ １０７を通してコマンドタイプを判定し、次に実行ブロック２１０４．２１０６ および２１０８を通して適切なルーチンｘａｂｔａｃｔ　。

ｘｉｄｌｅａｃｔ　；９るいはｘｕｉｄｌａｃｔ　に分岐する。ルーチンｘａｂ ｔａｃｔはフォーマツタ２０７に対して特定の顧客で進行中のフレームをアポー トすることを指示する。ルーチンｘｉｄｌｅａｃｔ　はフォーマツタ２０７に指 示して、特定の顧客に対して空き表示を送る。もしフォーマツタ２０７が特定の 顧客に対するフレームをそのとき処理していれば、ルーチンｘｉｄｌｅａｃｔ　 は主プロセツサ２０９に対してエラーメツセージを送る。ルーチンｘｕｉｄｌａ ｃｔ　はフォー７ツタ２０７に対して特定の顧客に対してフラグパターンを送る ことを指示する。もし拡張コマンドがアポート、空き、アンアイドルでなければ 、ルーチンｘｃｍｄｅｃ　は拡張コマンドがＣＲＣ誤り送信かどうかを判定ブロ ック２１０９によって判定する。もし拡張コマンドがＣＲＣ誤り送信であれば、 実行ブロック２１１０を通して送信コマンドメモリー４０７に対してＣＲＣ誤り 送信コマンドが送られ、ルーチンｘｃｍｄｅｃ　は実行ブロック２１１１を通し てルーチンｘｃｍｄａｃｔに戻る。もし拡張コマンドがＣＲＣ誤り送信でなけれ ば、ルーチンｘｃｍｄｅｃ　は判定ブロック２１１２を通して判定コマンドがパ リティ＠シ送信であるかどうかを判定する。もし拡張コマンドがパリティ誤シ送 信であれば、ルーチンｘｃｍｄａｃｔは実行ブロック２１１３を経由してこの表 示を送信コマンドメモリー４０７に送る。もし拡張コマンドがパリティ誤り送信 でなければ、ルーチンｘｃｍｄｅｃ　は意味のある拡張送信コマンドは存在しな いものとし、チャネルステータスＰＩＦ０５０８が満杯かどうかを実行ブロック ２１１４と判定ブロック２１１５を通して判定する。もし満杯であれば実行ブロ ック２１１６を通して割込みを発生し、もし満杯でなければ、実行ブロック２１ １７を通して主プロセツサ２２５に対して誤りメツセージを送る。

ルーチンｒｃｍｄｅｃ　は主プロセツサ２２５からの拡張受信コマンドをデコー ドし、次のような適切な動作を行なう。同期探索、特定のライン回路の受信機の 消勢、特定のライン回路の同期探索の除去、特定の顧客ラインについてパリティ 誤り通知方式を変更、特定のライン回路についての受信機のループの切断、ライ ン回路が非整数バイトのフレームを受信するように強制する。

ルーチンｒｃｍｄｅｃ　は実行ブロック２１２０と判定ブロック２１２１．２１ ２３．２１２５．２１２７．２１２９．２１３１および２１３３を通して拡張コ マンドを判定し、実行ブロック２１２２．２１２４．２１２６．２１２８．２１ ３０．２１３２あるいは２１３４を通して適切なル′−チンｒｄｉｓａｃｔ　Ｘ ５ｈａｃｔ　％　ｒｓｈａｃｔ　、ｐａｒｃｈａｃｔ　、　１ｏｏｐａｃｔ。

ｕｎｌｏｏｐあるいはｔｎｉｎｔａｃｔを実行する。ルーチンｒｄｉｓａｃｔは 特定の顧客のためにフォーマツタ２０７の受信部を消勢する。ルーチン５ｈａｃ ｔはフォー７ツタ２０７に対して特定の顧客のフラグパターンを探索するように 指示する。

ルーチンｒｓｈａｃｔ　はフォーマツタ２０７に対して特定の顧客についての探 索を停止するように指示する。ルーチンｐａｒｃｈａｃｔ　はフォーマツタ２０ ７に対して特定のライン回路のパリティ誤シ通知方式を変更することを指示する 。ルーチン１ｏｏｐａｃｔはフォーマツタ２０７に対して特定のループモードに することを指示する。フォーマツタ２０１がそのときフレームを処理していれば 、エラーメツセージが主プロセツサ２２５に送られ、コマンドは実２ 行されない。ルーチンｕｎｌｏｏｐ　はフォーマツタ２０７に対して、特定のラ イン回路についてそれ壕で設定されていたループモートを解除することを知らせ る。もしフォーマ”／９２０Ｔが特定の顧客についてのフレームをそのとき処理 していれば、エラーメツセージが主プロセツサ２２５に対して送られ、コマンド は実行されない。ルーチンｔｎｉｒ＋ｔａｃｔ　はフォーマツタ２０７を動作し て非整数バイトを持つフレームをひ七つ受信する。

もし受信拡張コマンドが先に述べたコマンドを含んでいなければ、ルーチンｒ　 ｃｍｄ　ｅ　ｃ　は実行ブロック２１３５と判定ブロック２１３６を通してチャ ネルステータスＦＩＦＯが満杯であるかどうかを判定し、もしＦＩＦＯが満杯で おれば実行ブロック２１３７を通して割込みを発生し、もしＦＩＦＯが満杯でな ければ、主プロセツサ２２５に対して実行ブロック２１３８を通してエラーメツ セージを送る。次にルーチンｒ　ｃｍｄ　ｅ　ｃ　は元に戻る。

ルーチンｘｆｅｓａｃｔは実行ブロック２１４１を通して送信ステータスＰＩＦ ０４０８を読み、判定ブロック２１４２を通してこれがデータバイトを含むかど うかを判定する。

これは次に実行ブロック２１４３あるいは２１４斗を経由してルーチンｘｕｎｄ ａｃｔあるいはｘｂｙｔｅａｃｔ　のいずれかに分岐して元に戻る。

ルーチンｘｂｙｔｅａｃｔ　はフォーマツタ２０７にデータバイトを与えて送信 する。さらに、フレームの終シで、これはフォーマツタ２０７に対して正しいち るいは誤ったＣＲＣを送ることを指示し、主プロセツサ１２２５に効してデータ フレームが伝送されたことを知らせる。

ルーチンｘｂｙｔｅａｃｔ　は判定ブロック２１４７によって進行中の伝送が存 在するかどうかを判定する。もし進行中の伝送が存在しなければ、ルーチンｘｂ ｙｔｅａｃｔ　は判定ブロック２１５７を通してアポートが存在するかどうかを 判定する。アポートが存在すれば、ルーチンｘｂｙｔｅａｃｔは元に戻る。アポ ートが存在しなければ、ルーチンは実行ブロック２１５８と判定ブロック２１５ ９によってチャネルステータスＰＩＦ０５０８が満杯かどうかを判定する。もし ＰＩＦｏ、５０８が満杯であれば、ルーチンｘｂｙｔｅａｃｔは実行ブロック２ １６０を通して割込みを発生し、もしＦＩＦＯが満杯でなければ、ルーチンｘｂ ｙｔｅａｃｔ　は実行ブロック２１６１を経由してＦ工Ｆ０５０８にエラーメツ セージを書く。ルーチンｘｂｙｔｅａｃｔ　は次に元に戻る。

もし進行中の伝送が存在すれば、ルーチンｘｂｙｔｅａｃｔは実行ブロック２１ ４８によって現在のバイト数がフレーム中の全バイト数に等しいかどうかを判定 する。もし現在のバイト数が全バイト数に等しくなければ、実行ブロック２１４ ９を通してルーチンｘｍｉｔｂｙｔｅ　が実行される。ルーチンｘｍｉｔｂｙｔ ｅ　ｎ主メモリー２１１からのバイトを送信コマンドメモリー４０１中の特定の 顧客位置に書き込む。もし現在のバイト数が全バイト数に等しければ、ルーチン ｘｂｙｔｅａｃｔ　は判定ブロック２１５０によって最後のバイトを示すビット がセットされているかどうかを判定する。もし最終バイトビットがセットされて いれば、ルーチンｘｂｙｔｅａｃｔ　は実行ブロック２１５１によってルーチン ｇｐｋｘｍｔｄを実行する。ルーチンｇｐｋｘｍｔｄは主プロセツサ２２５に対 して、特定の顧客にパケットが正しく送信されたことを知らせる。もし最終バイ トビットがセットされていなければ、これに次に実行ブロック２１５２乃至２１ ５４によってセットされる。ルーチンｘｂｙｔｅａｃｔ　は次に判定ブロック２ １５５によってＣＲＣ誤シ誤信送信ビットットされているかを判定する。もしこ れがセットされていれば、ルーチン５ｂａｄｃｒｃが実行ブロック２１５６によ って実行される。もしこれがセットされていなければ、実行ブロック２１６２に よってルーチンｓｇｏｏｄｃｒｃ　が実行される。ルーチン５ｂａｃｌｃｒｃ　 はフォーマツタ２０７に対して特定の顧客に誤ったＣＲＣを送ることを指示する 。ルーチンＢｇｏｏｄｃＲｃ　はフォーマツタ２０７に対して特定の顧客に正し いＣＲＣを送ることを指示する。

ルーチンｘｕｎｄａｃｔは実行ブロック２１６５を通して送信ステータスＰＩＦ ０４０８を読み、判定ブロック２１６６を通してメツセージが送信アポート確認 であるか、送信アンダーランであるかを判定する。もしメツセージが送信アポー ト確認であれば、実行ブロック２１６７を経由してルーチンｘａｂｔａｃｔが実 行される。ルーチンｘａｂｔａｃｔは特定の顧客について、送信コマンドメモリ ー４０７中の送信アポートビットを除去する。もしメツセージが送信アポート確 認でなければ、ルーチンｘｕｎｄａｃｔは実行ブロック２１６８と判定ブロック ２１６９を通してアンダ−ランの現在の数がアンダーランの許容できる最大数に 等しいかどうかを判定する。もし現在の数が等しければ、ｘｕｎｄａｃｔは実行 ブロック２１７０を通して主プロセツサ２２５に対してエラーメツセージを発生 する。もし数が等しくなければ、ルーチンｘｕｎｄａｃｔは実行ブロック２１７ １を通してｘｕｎｄｒｕｎを実行する。ルーチンｘｕｎｄｒｕｎは主プロセツサ ２２５に対して送信アンダーランが生じたことを知らせ、現在のフレームを再送 する。

ライン回路カード２０１−１は第３５図に詳細に図示されている。他のラインカ ード回路もラインカード回路２０１−１と同様である。ラインカード回路２０１ −１は４個の同様のライン回路３５２０乃至３５２３とデータインタフェース３ ５４２およびステータスインタフェース３５４３から成る。データインタフェー ス３５４２はデータとパリティビットを受信し、データとパリティビットをグル ープ分配回路２０５に送信し、適切なライン回路３５２０乃至３５２３との間で データビットを送受信する。同様にステータスインタフェース３５４２はグルー プ分配回路２０５との間で制御およびパリティビットを受信し、パリティピット を送信し、これらのビットを適切なライン回路との間で送信および受信する。ラ イン回路の各々はデータインタフェース３５４２およびステータスインタフェー ス３５４３からデータと制御ビットを受信する。各々のライン回路はデータイン タフェース回路３５０１のようなデータインタフェース回路を含んでいる。デー タインタフェース回路３５０１はデータオーバボイス方式を使用した特別のルー プキャリヤを使用し、無装荷ループを通して完全々音声と同期データの伝送を実 現する。これは顧客ループを二つのセクションに分割し、顧客からライン回路３ ５２０−・の区間が音声とデータの両方を伝送し、ライン回路３５２０から交換 局１１５−・のセクションが音声だけを伝送するようにすることによって実現さ れる。ライン回路３５２０から顧客へのデータは約７６　ｋＨｚで周波数変調さ れ、顧客からライン回路３５２０へのデータは約２８　ｋＨｚで周波数変調され ている。音声は通常の音声周波数で送信される。

フォーマツタ２０７からライン回路２０１−１へのグループ分配回路２０５を通 ［７たデータの伝送を考えよう。

グループ分配回路２０５からのデータは導体２１５−１を通して一時に４直列ビ ットのグル・−プで受信され、データ制御３５１７の制御下にシフトレジスタ３ ５１６にシフトされる。データ制御３５１７とステータス制御３５０７は導体７ ３３を通してクループ分配回路２０５から適切なタイミング信号を受信する。パ リティ検査回路３５２４は入来データビットのパリティを検査し、導体３５２５ を通しでデータ制御３５１７に対してＩくリテイ誤りを報告する。４ビツトがす べ−Ｃシフトレジスタ３５１６にシフトされたあと、データ制御３５１７は導体 ３５５０を通してラッチ３５１５を操作するｇこれによって導体３５２６乃至３ ５２９を通して１ビツトが各ライン回路にシフトされる。例えば、導体３５２６ 上のデータビットを送信機３５０３に送られ、これはデータインタフェース回路 ３５０１とケーブル１０９を通してそれに関連する顧客に対してビットを送信す る。

関連する顧客からのデータはケーブル１０９を通して受信され、データインタフ ェース回路３５０１を通して受信機３５０２に転送される。データ制御３５１７ の制御によって、データはレジスタ３５１９にシフトされ、適切な時点で、デー タはパリティ発生器３５４５と導体２１６−１を通してレジスタ３５１９からグ ループ分配回路２０５にシフトして出される。パリティ発生器３５４５はデータ ビットに応動してデータの終りに正しいパリティを適切に付ける。

グループ分配回路２０５を通しての制御バッファ２０８からラインカート回路２ ０１−１への制御およびステータス情報の転送について考えよう。２ビツトのア ドレス情報を含む制御ビットは導体７３１−ｉを通してライン回路カード２０１ −１−＼送出される。シフトレジスタ３５１１とアドレスレジスタ３５１０はス テータス制御３５０７０制御下に制御およびアドレスビットを受信する。ステー タス制御３５０７はアドレスレジスタ３５１０に含まれたアドレスビットに変動 して適切なライン回路３５２０乃至３５２３を選択する。ライン回路３５２０が 選択されたライン回路であるとすれば、ステータス制御３５０７はシフトレジス タ３５１１の内容を３状態バツフア３５０９とケーブル３５３１を通してレジス タ３５０・５に送出する。これはステータス制御３５１０によって制御ケーブル ３５３０に書き込みコ・マントを与えることによって実行される。レジスタ３５ ０５に８ビツトが転送されたちとで、ステータス制御３５０７は３状態バツフア ３５０６の条件を設定して、ライン回路３５０４のステータスビットをケーブル ３５３１を通してシフトレジスタ３５０８を送信する。これはステータス制御３ ５０７によって、制御ケーブル３５３０を通して３状態バツフア３５０６に対し て読み出しロマントを送信し同時に３状態バツフア３５０９を消勢することによ って行なわれる。ステータスビットの最上位のビットは常にＮ１〃であるから、 誤シチェック回路７１５は選択されていないライン回路カードによる伝送を適切 に検出することができる。シフトレジスタ３５０８にステータス情報が格納され たあとで、ステータス制御３５０７はシフトレジスタ３５０８および３５１１に シフトを開始させる。このシフト動作によって、レジスタ３５１１はレジスタ３ ５０８の最下位のビット位置にシフトされ、シフトレジスタ３５０８と３５１１ 中のデータがつなぎ合わさ、ねることになる。このデータは次に導体７３２−１ とデータセレクタ３５１４を通してグループ分配回路２０５に送られる。データ セレクタは導体３５３５を通してステータス制御３５０７によって制御される。

ステータスおよび制御情報のパリティの発生と検査は次のように行なわれる。導 体７３１−１上に制御ビットが受信されたときに、パリティ検査回路３５１２は グループ分配回路２０５によって奇あるいは偶のパリティが送出されたかぎ−う かを判定する。パリティ検査回路３５１２は次にパリティ発生器３５１３とステ ータス制御３５０７にいずれの極性のパリティが送信されたかを導体３５３４上 の信号によって知らせる。パリティ発生器３５１３は導体３５３４上の信号によ って条件付けられ、グループ分配回路２０５に対してグループ分配回路２０５か ら受信されたのと同一の極性のパリティを送信するようになっている。パリティ 発生器３５１３は導体３５４８を通してシフトレジスタ３５０８の内容を受信し 、レジスタ３５１１と３５０８のつ寿ぎ合わされた内容がグループ分配回路２０ ５に送出されるときに、これらの内容に対するパリティを発生する。レジスタ３ ５１１と３５０８の内容が送出されたあと、パリティ発生器３５１３からの発生 されたパリティはステータス制御３５０７の制御下に導体７３２−１を通してグ ループ分配回路２０５に送られる。これはステータス制御３５０７によってデー タセレクタ３５１・４を適切に条°件付けしてパリティ発生器３５１３の出力を 適切に選択−することによって実行される。

上述の実施例は本発明の原理の単なる例示にすぎず、本発明の精神と範囲を逸脱 することなく多くの他の構成が当業者には工夫できることは明らかである。

ＦＩＧ、　／４Ａ ＦＩＧ、層 ＦＩＧ、　／６ ＦＩＧ、２０ ［ＦＩＧ、２３］ ＦＩＣ；、２３ ＦＩＧ、２４ ＦＩＧ、　２５ ＦＩＧ、　２６ ＦＩＣ；、２８ ＦＩＧ、２９ ＦＩＧ、３０ ［ＦＤＣ，３１］ ＦＩＧ、３１ ＦＩＧ、３２ 〈 ＦＩＧ、３４ 国際調査報告

Claims (1)

1. 【特許請求の範囲】 １、　複数個の顧客ライン（１０９，１１０）とパケットスイッチ（１０７）の 間で情報のパケットを通信するディジタルインタフェースシステムにおいて、顧 客ライン回路（２０１，２０２）の複数のグループの各ライン回路（３５２０） は個々の顧客ライン（１０９）に接続されておシ、 複数のグループ分配回路（２０５，２０６）の各々の分配回路はそこから受信さ れた直列のビット信号を時分割多重化するために該ライン回路の複数のグループ の個々のグループに接続されており、 該時分割多重されたビット信号を該ラインの各々についての個々のバイト信号に フォーマット化するために各分配回路と協同動作する手段（２０７）と、該フォ ーマット化手段と共同し該個々のバイト信号によって制御されて該ラインの各々 に対して個々のパケットを発生する第１のプログラム制御プロセッサ手段（２０ ９）と、 各々の発生された信号のパケットを記憶する共通メモリー（２１１）と、 該グループ分配回路からのステータスビット信号の受信に応動して該ラインの各 々について該ステータスビット信号のバッファリングを制御する手段（２０Ｂ） と、該第１のプロセッサ手段と該バッファされたステータスビット信号によって 制御されて該共通メモリーがらの信号の該蓄積されたパケットを読み出し、該パ ケットスイッチへ伝送するのを制御する第２のプログラム制御プロセッサ手段（ ２２５）と、 を含むことを特徴とするディジタルインタフェースシステム。 ２、請求の範囲第１項に記載の装置において、該フォーマット化手段は、 該時分割多重化されたビット信号を各バイトが個々に該顧客ラインの各々に対応 した個々の部分的に形成されたバイトに周期的に形成する手段と、 各々の個々のバイト信号の組立てに応動してバイト完成信号を発生する手段と を含むことを特徴とする装置。 ３、請求の範囲第２項に記載の装置において、該ビットからバイトへの交換手段 は各々が個々のライン回路によって識別される記憶位置に部分的に形成されたバ イトを蓄積するだめの複数の記憶位置を持つ記憶手段と、該ビット信号の各々を 個々に記憶されたビットの部分的に形成されたバイト信号の適切なものによって 識別する手段と； 該ビット信号の特定のものの識別に応動して、該記憶手段から関連するビット信 号の部分的に形成されたバイトを読み出す手段と： 該部分的に形成されたビット信号のバイトの完成の状態を表わす信号を蓄積し、 該ビット信号の内の該特定の９３ ものの識別に応動して該完成の状態を表わす信号を読み出す手段と、 該ビット信号の内の該特定のものと該読み出された完成状態信号とに応動して該 ビット信号の内の特定のものを該読み出された部分的に形成されたビット信号の ハイドに含めて、さらにビット信号のフォーマット化を行なう論理手段とを含み 該論理手段は部分的に形成されたビット信号のバイトに応動して、バイトを該記 憶手段に記憶する手段を含み、該論理手段はさらに該記憶された状態信号を更新 する手段を含む ことを特徴とする装置。 ４、請求の範囲第３項に記載の装置において、該ビットからバイトへの変換手段 はさらに該第１のプロセッサ手段に対して情報を転送するためのファーストイン 、ファーストアウトメモリ一手段を含み、 該論理手段はさらに該部分的に形成されたビット信号のバイトの完成信号に応動 して該バイト完成信号と組立てられたバイト信号を該ファーストイン・ファース トアウトメモリ一手段に記憶して該第１のプロセッサ手段に伝送する手段をさら に含むことを特徴とする装置。 ５、請求の範囲第４項、に記載の装置において、該ビット信号はデータビット′ 信号と誤りの発生を検出するための巡回冗長検査ビットとを含み、該ビットから バイトへの変換手段はさらに該ビット信号の各々に応動して計算された巡回冗長 検査ビット信号の集合を部分的に計算する手段を含み 該記憶手段は該部分的に計算された巡回冗長検査ヒツト信号に応動してこれを記 憶し、 該論理手段はさらにフラグビット信号の受信を判定して該パケットの終了を検出 する手段を含み、該巡回冗長ビット計算手段は該パケットの終りに応動して計算 された巡回冗長ビット信号をビット信号の予め定められた集合と比較することに よって誤りが生じたかどうかを表示し、 該論理手段はさらに該誤り信号に応動して該ファーストイン、ファーストアウト メモリ一手段を経由して、該第１のプロセッサ手段に対して誤り信号を送信する 手段を含む ことを特徴とする装置。 ６、該第１のプロセッサ手段は該バイト完成信号とプログラム命令の第１の集合 とに応動して完成されたバイト信号の各々を個々のパケット信号に組立て、才た プログラム命令の第２の集合に応動して該個々のパケットが組立てられるたびに パケット完成信号を発生し、該第２のプロセッサ手段は各々のパケット完成信号 とステータスビット信号とに応動して各々の記憶された信号のパケットを送信の ためのフレームに組立てるプロトコル動作を実行する ことを特徴とする装置。 ５ ７、請求の範囲第６項に記載の装置において、該第２のプロセッサ手段はさらに 該ライン回路のひとつを制御する制御情報を発生するように動作し、該制御バッ ファ手段は該第２のプロセッサ手段から受信された該制御情報を記憶する手段と 、該記憶された制御情報に周期的に繰返してアクセスするために記憶された制御 情報を識別する手段と、アクセスされた制御情報に応動して該ライン回路の該ひ とつに送信するために該グループ分配回路のひとつに対して該アクセスされた制 御情報を伝送する手段と、該アクセスされた制御情報の識別に応動して該ライン 回路の該ひとつを指定するアドレス信号を発生し、該アドレス信号を該クループ 分配回路の内の該ひとつに送信する手段を含み、 該グループ分配回路のひとつは該アドレス信号と該アクセスされた制御情報に応 動して該アクセスされた制御情報を該直列の伝送路のひとつを経由して該ライン 回路の該ひとつに伝送する手段を含む ことを特徴とするインタフェース装置。 ８、　請求の範囲第７項に記載の装置において、該ライン回路の該ひとつは、該 アクセスされた制御情報に応動して該グループ分配回路を通して該第２のプロセ ッサ手段で使用するために該制御バッファ手段に対して記憶されたステータスヒ ツト信号を送信し、 該制御バッファ手段はさらに該ステータスビット信号に応動してステータスヒツ ト信号を該側脚情報記憶手段に記憶する手段を含み、 該第２のプロセッサ手段はさらに該記憶されたステータス情報信号を周期的に読 み出すように動作することを特徴色するインタフェース装置。 ９　主プロセツサならびにデータ分配回路、複数個のライン回路の個々のものに よってライン回路の各々に接続できるフォーマツタ回路とフォーマツタプロセッ サと、制御バッファ回路とを含む多顧客プロトコルコントローラを持つディジタ ル顧客インタフェースを利用したパケットスイッチと複数個の顧客ラインの間で 信号のパケットを通信する方法において、該方法は該データ分配回路によって該 顧客ラインから直列に受信されたビット信号を時分割多重化し、 該時分割多重化されたヒツト信号の受信に際して該フォーマツタ回路によって該 ラインの各々について個々のハイド信号を発生し、 該フォーマツダプロセッサによる組立てられたバイト信号に応動して該ラインの 各々について信号のパケットと制御信号を組立て、 該主プロセツサによって使用するために各々の発生された信号のパケットを記憶 し、 該データ分配回路と該制御式ソファ回路によって該ライン回路の各々のものから 該主プロセツサに対してステータス信号を転送し、 該制御信号と該ステータス信号とに応動して主プロセツサによって、該パケット スイッチに伝送するために該記憶されたパケットを読み出す 段階を含むことを特徴とするパケット通信の方法。 １０、請求の範囲第９項に記載の方法において、該個々のバイト信号を組立てる 段階はさらに、各バイトが該顧客ラインの各々に個有であるように該時分割多重 化されたビット信号をビット信号の個々の部分的に形成されたバイトに周期的に 形成し、 バイトの組立てが完成したときに該フォーマツダプロセッサに対して伝送するた めにバイト完成信号を発生する 段階を含むことを特徴とするパケット通信の方法。