JPS60501480A - エンジンデ−タ処理装置用の実時間リコ−ル特性手段 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 エンジンデータ処理装置用 の実時間リコール特性手段 本発明は、全体としてエンジン動作パラメータの飛行中記録用エンジンデータ処 理装置に関するものであり、更に詳しくいえばそのような装置の実時間リコール 特性手段に関するものである。

ガスタービンエンジンのエンジン動作パラメータの飛行中記録は、軍および民間 のジェット機操縦士により長年の間望まれていたものである。このデータはエン ジンの適切な保守の予定を組むために有用であり、更に重要なことは、エンジン の切迫している故障をそれが起る前に診断できるようにするのに有用な点である 。エンジン部品の潜在的な故障の早期発見と警告とにより、その次に起るエンジ ンの損傷を減すことができ、あるいは、無くすことができる。飛行中におけるエ ンジンの実際の運転条件を知ることにより、エンジンの検査計画の緩和を自動的 に策定でき、それによりエンジン修理の厳格さを緩め、エンジン修理の頻度を下 げることができる。また、そのような情報からエンジン運転の長期間計算を行っ て、エンジノ保守基準を改善するだめの根拠を得ることができる。新しい型式の エンジンの設計と修正において、エンジ／の運転データを用いることも有益であ る。したかつて、飛行中データの記録自体で、ジェットｍ用のガスタービンエン ジンの品質、信頼性、および、安全性を向上させられることになる。

最近までは、ジェット機の飛行中データ収集は、面倒で、費用がかかるものであ った。飛行中のエンジンの正確な状況すなわち特性を集めるために必要なパラメ ータ七ン丈の数は多く、そして、エンジンからの各データを復号して、データを 機体に装着の記録計へ送る装置は、極めて複雑であり、各エンジン装置にかなり の重量が付加される。最近の航空機の各エンジンの複雑式に、航空機に搭載され ているエンジンの数を乗すると、飛行中データ特性が極めて貴重なものではあっ ても、そのデータ特性を得るための費用は、データ特性を得ることが禁じられる ほどになυがちである。

ナセルの中のエンジンに直接とりつけられるほど十分に小型で、永久配録の前に 最初のデータ監視機能ヲ行うエンジンデータ処理装置が開発されている。

データ処理装置が動作パラメータを実時間で監視すると、データは、デジタル化 され、フォーマントラ再構成されてから、７リアル・データ・リンクにより機体 に取着の記録計へ送られて記録される。機体に取着の記録計は、多チャネル人力 マルチプレクサを有することができ、エンジンに付設のいくつかのデータ処理装 置から監視きれたデータを受ける。エンジンセンナからの動作パラメータを多重 化し、直列伝送の前にフォーマットを再構成（すなわちリフオーマノド）するこ とにより、エンジン動作の極めて正確な記録を、最低の費用、最少限の複雑さお よび最低の重量で、得ることができる。何台かのデータ処理装置の出力を多重化 することにより、全体の情報収集装置のコストを更に低減し、その複雑さを少く できる。

エンジンデータ処理装置は、フレームのある特定のサイクル時間中に各センサを 質問することによりエンジンパラメータを監視し、その後そｎをバッファし、フ レームの別のサイクル時間に直列伝送するためリフオーマントする。これにより 生じる問題の１つは、永久記録のだめに利用できるデータの量である。確度を高 くするために収集サイクルと伝送丈イクルを非常に短くし、情報伝送速度を高く したとすると、永久記録およびデータの検討のために多額の費用をかけた場合の み極めて大量のデータを発生できる。したがって、永久記録の記録速度は、永久 記録およびデータを検討するための費用と、保守、診断、故障防護等のような所 期の目的を達成するために真に必要なデータの量との関係における相反する条件 の考量に基づくものとなる。

したがって、永久データ記録速度がデータ処理装置の伝送容量より相当に低いと しても、エンジン特性の永久記録が効率的に行われるように２永久デ一タ記録速 度が設定される。通常は、この記録速度は、永久記録のフレーム当り４００ｓｅ ｃのオーダーである。

これはエンジン監視装置の動作のほとんどに対しては非常に効率的であったとし ても、他面では、エンジン動作パラメータの瞬時のまたは最近の状況が希望され 、必要とされるような特殊な事態も存在する。

瞬時特性を捕えることが望まれる状況というのは、操縦士により識別される、異 常な、または、予見されない動作時点である。そのような状況には、フレームア ワ）、ｖ−ジ、着氷、および、外来物の吸いこみの問題または兵器の発射が含ま れ得る。最近のエンジン特性は、運転限度超過のエンジンを指示するよう々、自 動的に検出された警報の指示として送られるのであれば、有利である。更に、正 常な飛行エンベロープから外れた飛行のよう々試験条件、または、離陸および着 陸の間中には、エンジン特性の数が多いと有用である。常軌の永久記録の間のそ のような予見できない事態に対してのエンジン特性は、データ処理装置から得ら れるものであるけれども、過渡データを集めて、それを機体に付設の記録計が利 用できるようにするだめの何らかの付加手段を用いないと、失われてしまう。し かし、それらの事態を予見できないことが、それらの事態を捕えるために正常な 記録フレームを調整する支障となる問題である。

したがって、オペレータの指令に応じて特定の時刻にエンジンの動作特性または エンジン動作特性の最近のもののセットを捕えるだめの手段と、その捕えた情報 をオペレータの指令に応じて永久記録装置へ送るための手段とを設けると有利で ある。捕えるべき事象のタイミングを、したがってどの事象を捕えるべきかを、 オペレータが選択できるから、上記のような操作は有利である。また、そのよう な操作により正常なエンジンデータの累積を妨げることなしに特性のサンプリン グと、それらの事象の記録のくり返えし速度とをオペレータが選択できる。捕え られた特殊な記録には、希望の情報のみが含まれて、余分な情報は宮まれておら ず、異常な事象の記録が見出される前にふるい分けが行われる。

したがって、本発明は、特別な事象が起きている間に特定のエンジンデータ特性 セットを捕えることができ、それから同じ時刻または後の時刻に指令に応じて再 び行われるような、エンジンデータ処理装置用の実時間リコール特性手段を提供 するものである。

このエンジンデータ処理装置は、複数のセンサからエンジンパラメータを読取っ て、それを格納する入力制御器と、データおよび処理装置のノ・−ドワエアを点 検する異常検出および適応手段と、リフオーマント化と直列データ伝送線を介し てのエンジン特性の形でのパラメータの永久記録装置への出力とを統合する出力 手段とを備える。

このリコール特性手段は、補助メモリと、１組のエンジン特性をそのメモリへ実 時間で格納するためのソフトウェアにより駆動される制御器とを含む。

好適な装置においては、エンジンデータ特ｉをエンジンデータ処理装置の出力Ｘ ＝で格納するために、ダイナミック・ランダム・アクセス・メモ’）　（ＤＲＡ Ｍ）が用いられる。Ｄ　ＲＡ　Ｆｌｌは、利用できる格納容量に対して安価で、 軽量であるから、補助記憶装置用として選択される。

ハードウェア・ベージング技術により、作業メモリスペースの大きな部分・と保 留する必要なしに補助メモリのサイズを大きくできる。コントロール・プロセッ サ即ち制御処理装置の通信レジスタユニット（ＣＲＵ）に接続されるＤ　ＲＡ　 Ｍアドレス・マルチプレクサにヨリ、ページ付けか行われる。ソフト７エア指令 により直列的にセラ）−Ｊれるマルチプレクサの出力は、メモリの高位のアドレ ス線へ接続され、それによりメモリをハードウェアのページに分ける。メモリの 下位アドレス線は、常軌のメモリ・アクセスのために、制御処理装置のアドレス バスへ接続される。下位アドレスバス耐の数は、保留に必要な、作業メモリスペ ースの量と、ページの太き芒とを定める。常軌のメモリ・サイクルでアクセスさ れる保留スペースは、制御処理装置出力データ線ＣＲＵＯＵＴを介して、希望の ベージコードをＤＲＡＭアドレス・マルチプレクサの出力にまずセットすること により。

他のハードワエア・メモリ・ページにより再使用される。

ここで説明している例では、処理装置の出力タイミングは、いくつかのサブサイ クルに分けられるフレーム速度を基にしている。処理装置は、１つのサブサイク ルにおいて複数のデータパラメータを出力し、完全なエンジン特性の出力のため にはいくつかのサブサイクルを使用する。各パラメータが出力される前に、その パラメータはＤＲＡＭのメモリブロックに付加的に記録される。各フレームのい くつかの出力丈プサイクル中に、全エンジン特性がこのようにして格納される。

通し番号を含む語をメモリに書込み、ブロックの全内容のチェックサムの否定（ ｎｅｇａｔｉｖ・）を含む語を書込むことにより、後のサブサイクル中で特性が 完成される。通し番号は＋１から始まり、正の向きに増大する番号でおる。最高 特性カワントをこえた時に通し番号は＋１から再び始まる。

ＤＲＡＭは多くのブロックに分けられ、各エンジン特性は１つのブロックを占め る。引続く特性が、上昇アドレス順序でメモリのブロックに入れられる。

メモリが一杯になると、補助メモリのスタートへ戻ることにより制御器はロギン グ動作を継続し、それにより、格納されている最も古いエンジン特性に最モ新し いエンジン特性がオーバレイされる。これは。

正常な動作モードすなわちロギングモードであって、エンジン特性が絶えずログ され、オペレータが捕、することを望んでいる特殊な事象が起るまで、複数の最 新の特性を常に入手できる。

このリコール特性手段は、格納されている特性を捕えるべきことを示す捕獲信号 すなわち凍結信号を含む。システムを捕獲モードにするためにこの信号が与えら れると１機体に付設の記録装置への処理装置の正常なデータ伝送を中断すること なしに、情報がメモリにそれ以上格納されることを阻止するようにＤ　ＲＡ　Ｍ を制御するだめの手段が用いられる。メモリが凍結された場所をフラッグするた めに、通し番号の−１がメモリの次のブロックに置かれる。

このリコール特性手段は、格納されている特性を、永久記録装置またＬ操縦席の 表示装置へ送るべきであることを指示する再実行信号を検出するための手段も含 む。システムを出力モードに置くためにこの信号が与えられると、制御器は、Ｄ ＲＡＭに格納されているデータを出力手段により後入れ先出しのやυ方でとり出 す。制御器が特性を出力した後、作業が終ったことを指示するために、制御器は 、Ｏをそのブロックの７−ケンス語に置く。制御器は、　ＤＲＡＭ全体からそれ に格納されているデータを読出した後に、正常なロギング・サイクルを継続でき るように、凍結信号によりメモリに対して行われていた書込みプロテクトを解除 する。

このリコール特性手段の制御器は、停ｉａまたはその他の種類のプログラム中断 の後において、ＤＲＡＭの３種類の動作モード（ロギング、捕獲、出力のモード ）のうちの任意のモードで、ＤＲＡＭメモリを再スタートさせるための手段を更 に含む。この再スタート手段は、システムが中断された時にどの動作モードが行 われていたか、および、どのブロックが動作させられていたかを判定するために 、メモリ・ブロックの通し番号を調べる。

ロギングモードの場合には、各ブロックは上昇順序の通し番号についてサーチさ れ、最後に書込まれたブロック、すなわち最大の通し番号をつけられているブロ ックを見つけた時に、再スタート手段はその動作を停止する。読出し動作モード の場合には、零の通し番号のメモリブロックに後行する−１に等しい通し番号は 、中断された時にメモリがこの動作モードにあったことを示す。読出しモードが あったことを再スタート手段が判定すると、最後に出力したブロックを見つける ために、先に読出されたブロックが、最初の非零の通し番号のために下降１腫序 でサーチされる。捕獲動作モードの場合には５正の通し番号を有するブロックに 後行する−１に等しい通し番号は、中断された時にメモリがこの動作モードにあ ったことを示す。そのモードを見つけた時は、再スタート手段は、メモリが凍結 されたブロック、すなわち５通し番号が−１のブロックにおいて停止する。中断 された動作のモードおよびブロックを再スタート手段が判定した後で、動作をそ の点から継続できるように、　ＤＲＡＭの制御を正常な７−ケンスへ戻すことが できる。

本発明のそれらの目的およびその他の目的、それらの特徴およびその他の特徴、 それらの而およびその他の面は、添附図面を参照して以下の詳しい説明を読めば 、より明確に理解され、かつ一層良く記述されるであろう。

好適な実施例の詳細な説明 第１図には、ガスタービンエンジン１０が示すしている。このエンジン１０には エンジンデータ処理装置（ＦＤＰ）　２０が組合わされる。エンジンデータ処理 装置２０は、航空機のエンジン室のナセルの内部に設けられ（破線で囲まれてい る領域３４として示されている）、エンジンの動作パラメータの飛行中データを 獲得するためのものである。エンジンケース上に示されている場所でエンジンに とりつけられているから、エンジンデータ処理装置２０は、いくつかの複雑で高 価な、インターフェイス回路、信号ａ整回路、および、伝送回路を必要とするこ となしに、エンジンセンナからの複数の出力をサンプリングできる。エンジンの 動作パラメータは、アナログ入力チャネル５６または個別入力チャネル５４を通 じて、所定のサンプリング・レートでＥＤＰ２０へ入力される。アナログ入カテ ヤネル５６および個別入力チャネル５４のいずれを使用するかは、エンジン動作 パラメータの形態に応じて定められる。それらのパラメータから、ある特定の時 点におけるエンジンの動作状態を衣わすエンジンデータ特性をＥＤＰ２０は形成 する。

エンジン処理装置２０が得るデータは、試験され、リフオーマットされてから外 部伝送チャネル（ＸＣＨ）を介して、破線領域３６で示されている航空機の機体 にとりつけられている永久記録装置３０へ出力される。エンジンデータ処理装置 ２０の出力は、記録装置３０に同期しているある特定の周期的出力速度で行われ る。機体にとりつけられている記録装置は。

任意の数の永久記録装置で全体として構成できるが。

航空機統合データ装置（ＡＩＤＳ、即ちＡｉｒｃｒａｆｔ　Ｉｎｔｅｇｒａｔｅ ｄＤａｔａ　Ｓｙｓｔｅｍ’）でなるべく構成する。このＡＩＤＳは。

伝送チャネルＸＣＨからコネクタ６４を介して送られた情報を受け、磁気テープ ４８のような媒体上に情報を永久に記録する。

複数エンジンの航空機においては、伝送チャネルＸＣＨは、ＡＩＤＳ装置３０の 入カマルチプレク丈の別々のボートに接続されている他のＥＤＰからのいくつか の同様な入力のうちのｌっでおる。めるいは、伝送チャネルＸＣＨへ与えられる 情報は、コネクタ６６を介してデータチャネルＸＣＨの並列リンクにより直接に 、または、　ＡＩＤＳ装置３０からデータ転送により間接に、操縦席の光示装置 ２８によシ航空機の操縦者が利用できるようにされる。

このエンジンデータ処理装置は、航空機の操縦士によシ制御嘔れる実時間リコー ル特性手段も含む。

操縦士による制御入力のために、２個のスイッチ５０．５２が設けられる。それ らのスイッチは、航空機の乗員が希望する特定の時刻に、リコール特性手段の特 定のエンジンデータ特性の記録または表示を調整する。スイッチ５０は、異常な 事象が起きている成る特定の時点に、エンジン特性を捕えることの要求を示す論 理信号（ＦＲＺ　）を発生する。この凍結信号ＦＲＺは、操縦席またはその他の オペレータ領域からコネクタ７０とおよび個別入力チャネル５４を介シて、エン ジンデータ処理装置２０へ送られる。

同様に５スイツチ５２は、捕獲したエンジン特性の再生（ｒｅｐｌａｙ）の希望 を示す信号（ＲＰＬ）を発生するために操作員により使用され、かつコネクタ６ ８と個別入力チャネル５４を介してエンジンデータ処理装置２０へ送られる入力 を受ける。ＲＰＬ信号を受けた時に、ＦＲＺ信号により捕獲されたエンジン特性 の所期の用途に応じて、エンジンデータ処理装置２０は、情報を外部伝送チャネ ルＸＣＨを介してＡＩＤＳ装置へ送るか、以後のインタープリチージョンのため に操縦席の表示装置２８へ送る。

オペレータによりスイッチ５０．５２から発生される信号を示したが、信号ＦＲ Ｚ　、　ＲＰＬは、警報回路などのような自動装置により極めて容易に発生でき る論理レベル信号である。

エンジンデータ処理装置が通常組合わされるエンジンの種類は２ターボフアン型 ガスタービンエンジン１０であって、低圧圧縮機１２と高圧圧縮機１４を有する 。それらの圧縮機は、燃焼機１８内で圧縮機段からの入来空気流により燃料制御 器２１からの燃料を燃焼することにより１発生されたエネルギーガスから動力を 加えられる高圧タービン１３および低圧タービン１６により回転させられる二人 来空気の圧縮に用いられないエネルギーは、ノズル５８により航空機の推力とし て用いられる。ガスタービンエンジンは熱力学的機械でおるから、このエンジン の運転状況は、いくつかの圧力といくつかの温度により基本的には記述できる。

更に、重要な動作パラメータは、圧縮機の幾何学的位置まだは形状と、エンジン への燃料供給量とに関連するパラメータである。それらのパラメータおよびその 他のパラメータからエンジンデータ特性を記録することにより、エンジンおよび 航空機の、試験、設計、保守、診断。

または、故障防護において、エンジンデータ処理装置を有用なものとすることが できる。

多くの動作パラメータの性質はアナログであり、アナログ入力チャネル５６を通 じてエンジンデータ処理装置２０へ読込むことができる。図示の実施例の処理装 置へのアナログ入力には次のものが含まれる。すなわち、燃焼機１８を燃料制御 器２１に連結する管に設けられている流量計によシ測定される燃料流量（ＷＦ） と、低圧タービン１６の出口の下流側に設けられている熱電対により測定される 排気温度（ＥＧＴ　）と、ボテンンヨメータにより測定される圧縮機ブリード弁 の位置（Ｂｐ）と、高圧圧縮機のガス出口における熱電対により測定されるその 位置における放出ガスの温度（ＴＴ４．５）と、タコメータにより測定される高 圧圧縮機の速度（Ｎ２）と、熱電対により測定式れる低圧圧縮機の放出ガス温度 （ＴＴ３）と、低圧圧縮機の位置においてタコメータにより測定される低圧圧縮 機の速度（Ｎ１）と、熱電対により測定される油圧オイル温度（ＨＯＴ）と、圧 力ドランスデューサにより測定されるエンジンへの入口圧力（ＰＴ２）と、圧力 ドランスデユープにより測定される低圧圧縮機からの放出圧力（ＰＴ３）と、レ ゾルバにより与えられる高圧圧縮機のステータ羽根の位ｆ　（ＳＶＡ）と、圧力 ドランスデューサにより測定される高圧圧縮機の放出圧力（ＰＳ４）と、圧力ド ランスデューサにより測定される高圧圧縮機への入口圧力（ＰＴ５）と、圧力ト ランスデューツ゛により測定される低圧タービンの出口放出圧（ＰＴ７）とが含 まれる。

アナログ人力チャネル５６は、ＥＤＰ　２０の内部で発生される２つの基準信号 （ＴＣＺ、ＴＣＧ）の値を入力するだめにも用いられる。それらの信号は、Ｍ成 力入力のため、ぞれぞれ零およびアース丞葉で示される電圧である。最後のアナ ログ入力（ＥＳＮ）は、エンジンデータ処理装置ｆｉ２０が物性を読む航空機の 特定のエンジンの一遅番号を示す、ハードワイヤされている抵抗回路網からの多 ピント入力である。

壕だ、いくつかの個別信号が個別入力チャネル５４を通じて処理装置へ入力され る。それらの個別信号における信号の状態はある条件を示す。この個別群におけ る第１の信号は、信号（ＦＨ■）である。この信号は、燃料加熱器２４からのも ので、燃料刃口熱器の弁が開かれているか、閉じられている〃）を示す。この群 における次の３個の信号（ＴＣＣ、ＴＣＡＣ、ＴＣＡＨ）は。

高圧タービン１４のタービンケースおよびタービン翼へ供給される冷却空気を制 御する空気冷却制御器２６からの信号である。第１の信号ＴＣＣは、タービン翼 のタービン冷却弁が開かれているか、閉じられているかを示す。第２と第３の信 号ＴＣＡＣ、ＴＣＡＨは。

タービンケースへ供給でれるタービン冷却弁が開かれているか、閉じられている か、および、半分開かれているか、半分閉じられているかをそれぞれ示す。

ＡＩＤＳ装置３０または操縦席２８との通信に加えて、エンジンデータ処理装置 ２０は、航空機が地上に降りている時に試験装ｆｆＺ３２と通信するだめの手段 も有する。エンジン室丁なわちナセル３４とエンジン室の外部の領域３Ｂとの間 のインターフェイスが、領域を分ける破偶Ｖこよジ示ぢれている。試験装［３２ は、保守のたりにエンジンデータ処理装置２０との間で情報をやりとりするため に、試験員によりエンジン室の外部で使用される。

エンジンデータ処理装置２０は、行うべき動作の数を示す試験装置３２からの指 令を入力するために、外部受信チャネル（ＲＣＨ）およびコネクタ６０を介して 試験装置３２に接続される。それらの入力指令はコネクタ６２を介して送信チャ ネルＸＣＨ上に情報を生じ、その情報は試＠負による計画のため試験装置３２に より表示および記録される。後で詳しく説明するよう°に、！＠作パラメータの 実時間試験のためにう／ダム・アクセス・メモリ（ＲＡＭ）内のある領域を読出 すため、または、故障データの不揮発性記憶装置として利用される電気的に変更 可能な読取り専用メモリ（ＥＡＲＯＭ）内の領域を読出すため、試験指令を使用 できる。

本発明に従って作られたエンジンデータ処理装置２０のより詳しいブロック図を 第２図、第３図に示す。このエンジンデータ処理装置は、本質的には、プログラ ムされた情報制御装置であっ丁、マイクロプロセッサ装置２１２と、プログラマ ブル・リード・オンリーメモリ（ＦＲＯＭ）　２０２　と、ランダム・アクセス ・メモリＲＡＭ２０４と、他の適切な、制御回路、復号回路、通信回路および特 殊なメモリ回路とを含む。

マイクロプロセッサ２１２は、データ線ＤＯ−Ｄ７を有する８ビツト双方向デー タバスと、アドレス線Ａｆｌ〜Ａ１５を有する１６ビツトアドレスバストニより 、ＦＲＯＭ２０２およびＲＡＭ２０４と通信する。最下位のアドレス線Ａ１５に はＣＲＵＯＵＴという名称もつけられ、マイクロプロセッサ２１２からこの装置 の内部の通信レジスタユニツ）　ＣＲＵを介した直列データ出力のための出力デ ータ線として用いられる。マイクロプロセッサ２１２のＣＲＵは、直列データを 入力できる直列入力データ線（ＣＲＵＩＮ）も含む。

マイクロプロセッサ２１２は、ＦＲＯＭ２０２に格納されている一連の命令から のプログラム制御の下に動作する。それらの命令は、フェッチ実行サイクルに。

データバスを介してマイクロプロセッサ２１２へ転送される。変数、計算結果、 および、表の中間格納のために必要なスクラッチパッド場所が、ＲＡＭ２０４と マイクロプロセッサの内部レジスタにより与えられる。命令がＦＲＯＭ２０２か ら読出され、データはＲＡＭ２０４から読出されかつＲＡＭ２０４に書込まれる 。それらの読出し動作と書込み動作は、双方向制御バス２１３によりマイクロプ ロセッサ２１２に接続されている制御ロジック２１０により規制される。

ロジック２１０は、メモリや入力用周辺装置、および、出力用周辺装置を規制す るためのいくつかの制御信号を発生する。ロジック２１０からの制御線（ＤＢＩ Ｎ）は、データがメモリ場所との間で往き来するデータバス上のデータの流れの 向きを調整する。信号ＤＢ　ＩＮの論理０はメモリ場所からマイクロプロセッサ へデータが流れるべきことを示し、論理１はデータがマイクロプロセッサからメ モリ場所へデータが流れることを示す。ＲＡＭ２０４へ送られる制御ロジック２ １０からの別の信号は、書込みイネーブル信号（ｗｇ）である。この信号は負が 真である。真の書込みイネーブル信号は、　ＲＡＭ２０’４または他のメモリへ いつ書込むべきかを示すものである。正データバスにおける信号ＤＢＩＮと、よ り低いレベルのＷＥ倍信号の組合わせは、　ＲＡＭ２０４に格納するためにデー タを転送すべきこ°とを示す。

ＰＲＯＭ２０２とＲＡＭ２０４　は、メモリアドレスおよびＣＲＵアドレス復号 回路２０８からの選択信号を更に受ける。ＦＲＯＭはイネーブルにするＦＲＯＭ 選択信号（ＦＲＯＭＳＥＬ）を受け、ＲＡＭ２０４はイネーブルにするＲＡＭ選 択信号（ＲＡＭ５　ＥＬ　）　を受ける。復号回路２０８は、アドレスａＡＯ〜 Ａ４を介して与えられるアドレス情報を、制御ロジック２１０がら与えられるメ モリ・イネーブル信号（ＭＥＭＥＮ）と組合わせて復号し、信号ＦＲＯＭＳＥＬ とＲＡＭ５ＥＬ　を発生する。どちらの装置アドレスが復号されたかに応じて、 ＦＲＯＭ２０２とＲＡＭ２０４のいずれかが選択信号によりイネーブルにされ、 制御信号ＤＢＩＮと信号ＷＥに応答して、ＦＲＯＭの場合には読出され、　ＲＡ Ｍ２０４の場合には読出しまたは曹込みが行われる。

アドレス線ＡＯ〜Ａ４を復号し、メモリ・イネーブル信号ＭＥＭＥＮとともに選 択信号を発生することにより、システムはマイクロプロセッサのアドレス可能な メモリスペースを既知の領域に分割する。このメモリスペース・アドレス法ハ、 マイクロプロセンサ型制御に共通のものである。他の装置は、アドレスバスによ シ生じさせられるスペース内にメモリーマツプでき、その他の種々のメモリおよ びＩ１０装置を含むことができる。このようにして、アドレスバスと並列双方向 データバスは、アドレス可能なメモリ場所からのデータのバイトをマイクロプロ セッサヘ入力させるため、またはデータのバイトをアドレス可能なメモリ場所へ 入力させるべくマイクロプロセッサから出力させるために、使用てれる。図示の 実施例は、１６ビツト・アドレスバスと８ピント・データバスを有するから、メ モリスペースの大きさは１バイトＸ　６４にである。

メモリＩ１０装置と、マイクロプロセッサへのその他の周辺装置も、直列メモリ スペースまたはＣＲＵスペースにおいて、マイクロプロセンサのＣＲＵによって も管理される。ＣＲＵメモリスペースの％ｌｉ”ｔｌヒントであって、１度に出 力データ１ピントをそれの場所に対して入力２よび出力するために、アドレス線 Ａ１５を直列出力データ線ＣＲＵＯＵＴおよび直列入力データ線ＣＲＵＩＮとし て使用する。制御ロジック２１０がらの書込みイネーブル線ＷＥは、直列メモリ スペースのためのクロンク信号（ＣＲＵＣＬＫ）　も発生する。定期的なメモリ アクセスには、選択された領域をイネーブルにするために、メモリ・イネーブル 信号ＭＥＭＥＮが用いられるから、アドレスは１つのスペースにおいて相違させ られている。したがって、この構成により、メモリ場所が同じアドレスを有して いてメモリの異なる領域に存在するような直列メモリスペーストレギュラー・メ モリスペースの二重メモリマンピング法が得られる。メモリアドレス選択線と同 様に、ＣＲＵ装置の選択線が、ＣＲＵスペースを既知の領域に分割するために、 復号回路２０８により与えられる。このバス構造および通信能力を有するマイク ロプロセンサは、テキサス州ダラス（Ｄｉｌｌａｓ）　所在のチーＶｔＸインス ッルメンツ社（Ｔａｘａｓ　Ｉｎｓｔｒｕｍ＠ｎｔｓＣｏｒｐｏｒａｔｉｏｎ） 　から市販されているＴＭＳ　９９９５　のような共通型マイクロプロセッサで ある。

センサからのアナログ入力をデジタル数に変換し。

それをデータバスを介して入力するために、アナログ入力制御器２００が用いら れる。この入力制御器２００は、アドレス復号回路２０日からいくつかの選択線 ＡｌＣ３ＥＬ（５）と直列出力データ線ＣＲＵＯＬＩＴを介して制御ピントとを 受け、メモリ入力過程を制御する。

Ａ■Ｃ３ＥＬ（５）線は、メモリスペース選択信号とＣＲＵスペース選択信号と の組合わせである。

一般に、アナログ入力制御器２００は、複数の入力チャネルをもクマルチプレク ブを含むアナログ−デジタル変換器と考えることができる。たとえば、マイクロ プロセッサ２１２が読出すことを希望する入力マルチプレクサ内の特定のチャネ ルを示すＣＲＵアドレスに対するセットピット指令を実行することにより、入力 変換シーケンスを開始できる。チャネルが選択され、安定にさせられた後で、ア ナログ−デジタル変換器をイネーブルにするために、ＣＲＵスペース内のアドレ スのための別のセットピント指令を実行することにより変換を開始できる。その 後で、レギュラー・メモリスペース内の場所をアドレスすることにより、Ａ／Ｄ 変換器からのデジタル出力がデータバスＤＯ〜ＤＩを介してバイトで読込まれる 。

システム・クロック発生器２１６が、マイクロプロセンｖ２１２から２ＭＨｚ　 信号を受け、その信号をバッファおよび分周して１周辺装置・〜与えられる種々 の周波数の同期信号をいくつか発生ずる。発生器２１６は、バッファされた２Ｍ ＨｚクロンクとしてＣＰＵＣＬＫ信号、ＩＭＨｚクロックおよび２００Ｈｚクロ ツクを与える。２００）１ｚ信号は間隔タイマ２１４を駆動する。この間隔タイ マはプログラム可能な間隔でマイクロプロセッサのための割込み（ＩＮＴＩ）を 発生する。間隔は、復号回路２０８からの間隔タイＶ選択１δ号（：ＩＴＳＥＬ ）に応答して、アドレスｌ１ｉＡ１２〜Ａ１４からの間隔語をロードすることに よシ、ソフトワエアｈｉ制御の下にプログラムされる。

ＡＲＩＮＣＩ１０装置からのＡＲＩＮＣＲＤＹ信号から、マイクロプロセッサへ の特殊な割込み信号（ＩＮＴ２）が発生される。ＡＲＩＮＣＩ１０装置について は後で詳しく説明する。ＡＲＩＮＣＩ１０装置からのＡＲＩＮＣＲＤＹ信号と、 それの仲間、信号ＡＲＥＴＸは、マルチプレクサ２０９の出力端子に接続されて いる直列入力データ線ＣＲＵＩＮを介してマイクロプロセッサにより更に読出さ れる。

復号口°路２０Ｂからの選択信号は装置２０９をイネーブルにし、その後でマイ クロプロセッサ２１２がアドレス線Ａ１２〜Ａ１４上のコードにより選択される 信号を選択する。

レギュラー・メモリスペースの他の部分はダイナミック・ランダム・アクセス・ メモリＤＲＡＭ２０６のために留保される。ＤＲＡＭ２０６は、アドレス線Ａ５ 〜Ａ１４および双方向データバス線ＤＯ〜Ｄ７を介して、マイクロプロセッサに 接続される。メモリ２０６は、読出しまたは書込みのため顛自己をイネーブルと する、メモリアドレス復号回路からのメモリ選択信号（ＲＥＰＳＫＬ）　も受け る。ＣＲＵイネーブル化信号（ＲＥＭＡ）がアドレス復号回路２０８によシ発生 はれ、出力データ線ＣＲＵＯＵＴを介してＤＲＡＭへ与えられてＣＲＵスペース の５ピントを制御する。それらＣＲＵスペースの５ピントはページアドレス語を 形成して、アドレス可能なりＲＡＭのサイズをシステムが増大できるようにする 。ＤＲＡＭ２０６の読出しおよび書込みの制御は。

データバスを介して与えられる信号ＤＢ　ＩＮと、制御ロジック２１０からの書 込みイネーブル信号ＷＥとにより行われる。ＤＲＡＭのアクセス中は、処理を停 止させるために、信号（ＣＰＵＲＤＹ）　がオアゲート２０７およ・び制御ロジ ック２１０を介してマイクロプロセッサへ戻される。

レギュラー・メモリスペースの別の部分は、エレクトリカリ−・オルターラブル ・リードオンリー・メモリＥＡＲＯＭ２２２　のために保留される。このＥＡＲ ＯＭは、双方向データバス線ＤＯ〜ＤＩおよびアドレスバス線Ａ５〜Ａ１５　に より、マイクロプロセッサ２１２に接続される。ＥＡＲＯＭ２２２　は、４つの 制御信号により制御されて１機能的な読出しと書込みを行う。それらの制御信号 のうちの初めの２つの制御信号であるチップイネーブル信号（ＣＥ）と書込みイ ネーブル信号（ＷＥＡ）とがＥＡＲＯＭ制御回路２２０から発生される。

テップイネーブル信号ＣＥは読出しおよび書込みのためにＥＡＲＯＭ２２２　を イネーブルにし、書込みイネーブル信号ＷＥＡはデータをメモリ２２２に書込む べきか、メモリ２２２からデータを読出すべきかを示す。

ＥＡＲＯＭ２２２　に対するデータの読出しと書込みのために特殊なタイミング を必要とするから、制御ロジック２１０からの通常のメモリアクセス信号ＤＢＩ ＮとＷＥ　、およびシステムクロンク発生器２１６からの同期クロック信号ＣＰ ＵＣＬＫから、制御器２２０は信号ＣＢ、ＷＥＡ　を発生する。ＥＡＲＯＭ制御 器２２０はオアゲート２０７と制御ロジック２１０を介してマイクロプロセッサ に応答し、メモリの動作が終了して、別の動作を開始できるまでそれ以上の処理 を停止させる信号（ＫＡＲＤＹ　）を生ずる。ＥＡＲＯＭ制御器は、復号回路２ ０８からのＥＡＲＯＭ選択信号によりイネーブル状態にされる。

ＥＡＲＯＭ２２２　により受けられる第３と第４の信号は。

メモリが実行すべき動作を示す機能的な制御信号ＣＯ１Ｃ１である。それら２つ のピントの状態の組合わせにより、メモリは次の動作のいずれかを実行する。

すなわち、読出し動作、書込み動作、ブロック消去動作、バイト消去動作の何れ かを行う。制御ピントＣｏ、ＣＩは制御ランチ２２６に′より種々の組合わせに セットされる。この制御ランチは、出力データ線ＣＲＵＯＴＪＴからデータ入力 を、アドレスバスからアドレス選択信号ＡＩ２〜Ａ１４を、セレクタ制御回路２ ２４からイネーブル信号ＣＥＮＯ３、ＣＥＮＯ４を受ける。

復号回路２２４は、復号回路２０８から２つの選択信号を受けて、信号ＣＥＮＯ ３、ＣＥＮＯ４がランチ２２６を制御できるようにする。それら２つの選択信号 は、選択直列マルチプレクサ（ｃＲｔｌｒＭＴＪＸ）　信号および外部入力信号 （ＥＸＴＩＮ）である。選択制御回路２２４は、アドレス線Ａ８〜Ａ１１　から ビット情報も受ける。アドレス線上の入力情報および選択信号から、復号回路２ ２４は、システムの直列データ入力処理と直列データ出力処理を制御する。選択 制御復号回路２２４は、入力イネーブル信号ＣＢＮＩ　Ｏ、ＣＦ、ＮＩ　１と、 出力イネーブル信号ＣＥＮＯ１、ＣＥＮＯ２、ＣＥＮＯ３、ＣＥＮＯ４とを発生 する。

直列データ出力と直列データ入力は、直列／並列−並列／直列シフトレジスタす なわち変換器２２８を介して行われる。この変換器２２８は、入力データ線ＣＲ ＵＩＮに接続されたデータ出力端子と、入力端子を有する。入力端子は、アドレ ス線Ａ１５すなわち出力データ線ＣＲＵＯＵＴに接続される。これらの直列の入 力と出力に加えて、シフトレジスタ２２８は、１６ビツトの並列入出力バス２２ ９も有する。このバス２２９は、、ＡＲＩＮＣ送信器・受信器装置２３０と通信 する。この変換器は、イネーブル入力信号ＣＥＮＩ　Ｏ、ＣＥＮＩ　１と、イネ ーブル出力信号ＣＥＮＯ１、ＣＥＮＯ２と、アドレス線ＡＩ２〜Ａ１４の信号と を、制御ランチ２２６からの制御信号（ＤＣＥＮ）とともに受ける。それらの制 御信号およびイネーブル信号の状態およびタイミングと一致して、直列データ出 力は、１６ビツト並列形式でＡＲＩ　ＮＣ装置２３０の入カバソファへ出力でき る位置へ出力データ線ＣＲＵＯＵＴを介してシフトされる。これとは逆に、装置 ２３０からの１６ビツト並列入力を、入力データ線ＣＲＵＩＮを介してマイクロ プロセッサへ直列にシフトできる。

マイクロプロセッサへの入力データは、個別入力マルチプレクサ２１０から直列 入力データ線ＣＲＵＩＮを介して与えることもできる。マルテプレクｖ２１０の 初めの１０個のボートは個別信号ＤＩＳＯ〜ＤＩＳ９を受け、残りの５個のボー トは個別人力ＤＩＳＩＯ〜ＤＩＳ１５を表すエンジン一連番号ＥＳＮを受ける。

並列個別入力は、制御ランチ２２６によシ与えられる３本のアドレス選択線と２ 本の制御線の制御の下に、保持され、かつ入カデータ線ＣＲＵＩＮヘソフトされ る。エンジン一連番号の読込み動作のために、入力データ線ＣＲＵＩＮは、アナ ログ入力制御器２００の１つの部分へも接続される〜 ＡＲＩ　ＮＣ装置２３０は、外部受信チャネルＲＣＨと外部送信チャネルＸＣＨ と通信する便利な方法を提供する。

装置２３０の２つの出力端子が、出力ドライバ２３２を介して、端子ＡＲＩＮＣ ＯＵＴ　Ａ　、　ＡＲＩＮＣＯＵＴ　Ｂ　Ｋよッテ外部出力テヤネルＸＣＨへ接 続される。外部人力チャネルＲＣＨは、端子ＡＲＩＮＣＩＮ　Ａ　、　ＡＲＩＮ ＣＩＮ　Ｂと信号調整回路２３４とを介して受けられる。信号調整回路２３４は 、装置２３０の入力端子に接続される。１６ビントバス２２９を介してのデータ および＋ｆｔ制御語を入力および出力するだめのタイミングは、システム・クロ ック発生器２１６からのＩＭＨｚ　クロンク信号により与えられる。

処理装置２１２ヘデータ全入力し、処理装置２１２がらデータを出力するだめの 制御ロジックは、制御ランチ２２６の制御信号線に対応する直列メモリスペース に特定のビットをセットすることにより与えられる。装ｆｉ　２３０の、送信器 のデータ速度と出力の語長とを決定するために制御語が用いられる。ラッチ２２ ６の１本の制御線に応答して、制御語は変換器２２８から装置の制御レジスタ内 にストローブされる。

変換器２２８からの保持されているデータは他の制御線を介して装置２３０の送 信器メモリへ転送される。

そうすると、マイクロプロセッサ２１２は、データを送信器メモリスタックの下 方へ転送させ、出力バッ７アを介して出力させるために、装置２３０のイネーブ ル送信線を制御ランチ２２６を介してストローブできる。装置２３０は、入力デ ータ語を直列データ・フォーマントに自動的にリフオーマットする。この特定の 構成のために用いられるフォーマントは、ＡＲＩＮＣ４２９直列データ語フォー マントである。この装置は。

送信器スタックが空の時に、信号ＡＲＴＥＸでマイクロプロセッサ２１２に応答 する。

指令語のような入来データ語が、直列データ語フォー−ｆ７）ｆ、端子／ＶＲＩ ＮＣ，ＩＮ　Ａ　、　ＡＲＩＮＣＩＮ　Ｂを介してＡＲＩＮＣ４２９の回路へ与 えられる。装置２３０においては、直列フォーマット語が、変換器２２８が処理 できる１６ビツト語フォーマントに変えられる。受１−ｊり語をシステムによυ フエツチさする用意が整った時に、装＠　２３０は、削込み信＋ｆＡＲＩＮＣＲ ＤＹによりマイクロプロセッサ２１２に合図する。受けた語は、プログラム制御 の下に装置２３０の受信データバッファから読出されて、変換器２２８へ与えら れる。それから、変換器２２８内のデータは、直列入力データ線ＣＲＵＩＮを介 してマイクロプロセッサへ転送される。

前記した性能を有する送信器／受信器装置１２３０は、なるべくフロリダ州オー ランド（Ｏｒｌａｎｄ、ｏ）新庄のハリス社（Ｈａｒｒｌｓ　Ｃｏｒｐ、）　か ら市販されているｆ（Ｓ−３２８２−８型装置を用いるようにする。

ＤＲＡＭ２０６は第４ａ図にもつと詳しく示されている。

この図において、ダイナミックＲＡＭ制御器３０２が、ダイナミックＲＡＭチッ プ３０４，３０６．３０８，３１０，３１２，３１４゜３１６．３１８のプレイ をリフレッシュするために作動的に接続される。各ＤＲＡＭチップ、たとえばテ ップ３０４の長さは、Ｉ　Ｘ　６４にビットである。したがって、アレイ中の８ 個のチップは、幅が１バイトで長さが６４にのメモリを形成する。チップの各ア ドレス入力端子ＡＯ〜Ａ７は、制御器３０２の出力端子０１〜０７に接続される 。チップの制御入力端子は、制御器３０２の同様な記号がつけられている出力端 子へ更に接続される。制御器の書込みイネーブル出力端子ＷＥは、チップの書込 みイネーブル入力端子ＷＥへ接続される。制御器の列アドレス・ストローブ出力 端子（ＣＡＳ）はチップのＣＡＳ入力端子に接続され、制御器の行アドレス・ス トローブ出力端子ＲＡ８０はテップのＲＡＳ入力端子に接続される。

ダイナミックＲＡＭチップのデータ入力端子Ｄｉは、チップが入力モードの時に データをチップへ転送できるように、データバスの別々のデータ線ＤＯ〜Ｄ７に 個々に接続される。出力のためには、データ出力端子ＤＯが、３状態バツフア３ ２０の別々の入力端子１Ｄ〜８Ｄに個々に接続される。ノ（ツ７ア３２０は、出 力端子１Ｑ〜８Ｑを有する。それらの出力端子は、データバスの別々のデータｆ ｉＤｏ〜ＤＩに個々に接続される。ＤＲＡＭチップ３０４〜３１８のＤＯ端子か らデータを転送するために、３状態バツフアは、イネーブル端子（ＥＮ）を含む 。この端子ＥＮは、転送確認信号（ＸＡＣＫ）をＤＲＡＭ制御器３０２からイン バータ３２２を介して受けて、データをＱ出力端子に保持する。

パン７ア３２０は、それの出力制御入力端子ＯＣへ与えられる信号の状態に応じ て、Ｑ端子をデータバスのデータ線ＤＯ〜Ｄ７に接続する。

ＤＲＡＭ制御器３０２、したがってＤＲＡＭテップ３０４〜３１８の入力制御は 、同制御器の下位アドレス入力端子ＡＬＯ〜ＡＬ７と上位アドレス入力端子ＡＨ Ｏ〜ＡＨ２とに接続されるアドレスバス線Ａ５〜Ａ１５　から与えられる。ＤＲ ＡＭ制御器３０２の他の上位アドレス入力端子ＡＨ３〜ＡＨ７へは、１×８のマ ルチプレクサ３００のＱＯ〜Ｑ４出力端子により与えられる。マルチプレクサ３ ００のアドレス選択入力端子Ａ、Ｂ、Ｃは、アドレス線Ａ１２．Ａ１３．Ａ１４ にそれぞれ接続される。直列出力データ線ＣＲＵＯＵＴのアドレス線Ａ１５はマ ルチプレクサのデータ入力端子りに接続され、イネーブル入力端子Ｇはメモリア ドレス選択および復号回路２０８（第２図）からのメモリ選択線ＲＥＰＭＡに接 続される。

マルチプレクサ３００　ｔｅｌ：、ＣＲＵメモリスペースの８ビツトを与える。

そのメモリスペースは、ＲＥＰＭＡ信号に復号するＣＲＵアドレスで装置をイネ ーブルにすることによりアクセスできる。アドレスされる特定のビットＱＯ〜Ｑ ７は、アドレス線Ａ１２〜Ａ１４の出力により選択される。選択されたピントが セントされるか、クリヤされるかは、ＲＥＰＭＡ信号がイネーブル状態値にある ＣＲＵメモリサイクル中のアドレス線１５の状態により決定される。このように して、５ビツトペ一ジ語が発生される。このページ語は、　ＤＲＡＭメモリを長 さが２にの３２個のハードワエアページに分割する。各ハードワエアページはレ ギュラー・メモリスペース・アドレッシングに対して透明であり、交換できるよ うにして使用できる。したがって、このメモリは、メモリの６４にバイトラ与え 、２にのレギュラー・メモリスペースをとるだけである。

ＤＲＡＭ制御器ＧＮＤ　、　１６ｉＶ６４Ｋ　、　ＲＥＦＲＱ　、　ＰＯ２、Ｂ Ｏの動作を行わせる制御入力は、全て接地される。

ＤＲＡＭ制御器の書込み要求入力はＯＲゲート３３４の出力により制御される。

そのＯＲゲート３３４は、一方の入力をマルチプレクサ３００のＱ７出力端子か らインバータ３３２を介して受け、他方の入力をオアゲ−）　３３０から受けて いる。オアゲート３３０への入力は、制御ロジックからの書込みイネーブル信号 ＷＥを伝える制御線と、アドレス復号回路２０日（第２図）からのメモリ選択信 号ＲＥＰＳＥＬを伝える制御線とから与える。同様に、ＤＲＡＭ制御器３０２の メモリ祝用し要求入力ＲＤは、オアゲート３２８の出力により調整される。オア ゲート３２８の入力端子は、メモリ選択信号ＲＥＰ８ＥＬと制御信号ＤＢＩＮに 接続される。制御器の出力端子ＸＡＣＫは、インバータ３２４を介してオアゲー ト３２６の１つの入力端子に接続される。そのオアゲート３２６の他の入力端子 は、メモリ選択信号ＲＥＰＳＢＬに接続される。オアゲート３２６の出力端子は 、信号ＣＰＵＲＤＹをマイクロプロセッサヘ与えて、ＤＲＡＭが特定の指令を実 行できるようになるまで処理状態を停止する。

動作時には、　ＤＲＡＭ制御器３０２は、アドレス・ストローブを所定の周期的 時間レートで出力線０１〜ｏ７を介してアレイの行と列に与えることにより、　 ＤＲＡＭテンプ３０４〜３１８のメモリ場所をリフレツシユするように動作する 。リフレッシュ・サイクルの間に。

マイクロプロセッサへの接続によりメモリに書込んだり、メモリから読出したり することができる。最初に、いずれかの種類のサイクルに対して、装置３００の ＱＯ〜Ｑ４に対応するＣＲＵピントを書込むことにより、アドレス線ＡＨ３〜Ａ Ｈ７が設定される。装置３００にセットされるページアドレスは、正常なアクセ スサイクル中にマイクロプロセッサにより、特定のページ長２Ｋを読出したり、 書込んだりできるようにする。その後、マイクロプロセッサは、第４ａ図〜第４ Ｃ図を参照して説明するような標準的読出し動作または書込み動作を行う。

読出しサイクルに対しては（第４ｄ図、第４ｅ図）、メモリイネーブル線が低レ ベルにされ、信号ＤＢＩＮにおけるデータバスが更に低レベル状態にきれる。

アドレス線ＡＯ〜Ａ４上のアドレスがＤＲＡＭ選択信号ＲＥＰ　Ｓ　ＥＬに復号 されて、信号ＤＢＩＮにおけるデータバスと組合わされてオアゲート３２８の出 力端子がら読出し要求信号ＲＤを与える。低レベルの選択信号ＲＥＰＳεＬは、 オアゲート３２６を介してＣＲＵＲＤＹ信号を低レベルに更に駆動して、マイク ロプロセッサを待機状態に置く。読出し要求信号（ＲＤ）は、３状態バツフア３ ２０の出力制御端子ＯＣへ更に送られて、装置の出力端子をデータバス線Ｄｏ　 −Ｄ７へ接続する。

入力端子ＡＬＯ〜ＡＬ７とＡＨＯ〜ＡＨ２上のアドレスは。

読出すべき特定のメモリ場所の列アドレスおよび行アドレスとして、８ビツトバ イトでＤＲＡＭチップへ出力するために復号される。ＤＲＡＭチップは１選択き れた特定のメモリ場所の内容を、ＤＯ端子を介して装置３２０の１Ｄ〜８Ｄ入力 端子へ出力する。その後で、制御器は転送確認応答出力ＸＡＣＫからパルスを発 生する。転送確認応答出力ＸＡＣＫは、バッファ３２０がそれの入力端子におけ るデータをインバータ３２２を介してデータバス線ＤＯ〜Ｄ７へ転送できるよう にする。マイクロプロセッサは、データバス上のデータをこの時に有効であると して受ける。転送確認応答信号ＸＡＣＫはインバータ３２４とオアゲート３２６ とを流れて信号ＣＲＵＲＤＹをディスエーブルとすることにより、別の読出し動 作が可能なことを示す。

ＤＲＡＭメモリの書込み動作Ｃｒ４ｂ図５第４Ｃ図）は、まず、ピントをＣＲＵ メモリスペース内にセントすることにより装置　３００の出力端子から特定のノ ・−ドワエアページを設定することによって、同様に行われる。また、装置３０ Ｇの出力Ｑ７は、インバータ３３２の出力により低レベル論理信号が与えられる ように、セットされる。オアゲート３３０の出力に組合わされるこの書込みイネ ーブルビット（これは制御信号ＷＥとＤＲＡＭ選択信号ＲＥＰＳＥＬの論理組合 わせである）は、　ＤＲＡＭ制御器３０２の書込み要求入力端子への書込み要求 信号（ＷＲ）を形成する。低レベルのＡ択信号ＲＥＰ８ＥＬは、オアゲー　ト３ ２６オ介してＣＰＵＩＬＤＹ信号を再び低レベルにセットして、処理装置を一時 的に停止させる。

読出しサイクルの場合と同様に、制御器３０２は出力端子０１〜０７　、　ＣＡ Ｓ　、　ＲＡＳ　Ｏを介して列アドレスおよび行アドレスを出力する。また、テ ップ３０４〜３１８の書込みイネーブル入力端子ｗｇが制御器により附勢されて 、データをメモリへのＤＩ入力端子を介してデータ＠　ＤＯ〜Ｄ７からとる。デ ータが入力された後で、制御器３０２は信号ＸＡＣＫをインノ（−夕３２４とオ アゲート３２６を通じて送って動作を確認応答しテ＜ｇ　号ＣＰＵＲＤＹをディ スニープルにスル。

なるべくなら、制御器３０２とＤＲＡＭチップ３０４〜３１８は、カリホルニア 州すンタ・クララ（Ｓａｎｔａ　Ｃ１ａｒａ）のインテル社（Ｉｎ’ｔｅｌ　Ｃ ｏｒｐｏｒａｔｉｏｎ）から市販されている８２０３型、　２１６４型をそれぞ れ用いるようにする。

このエンジンデータ処理装置の全体のソフトワエア制御を第５図に機能的なフロ ーチャートで示す。

このソフトワエア・アーキテクチャは１割込みレベル制御３８０と、フォーグラ ワンドモニタ３８２ト、バックグラワンドモニタ３８４とを有する。割込みレベ ル制御は、初期設定ルーチンと、システム・ソフトワエアの電力中断状態のため のルーチンの再スタートを取り扱い、プログラムを実時間ベースで維持するため に間隔タイマ２１４からの割込みを更に取り扱う。間隔タイマは、２０ミリ秒ご とに割込みを行って、その中でいくつかのリアルタイム・タスクを完了させる実 時間窓を発生する。

サイクルの割込み時にスタートさせられるフォーグラウンドモニタ３８２は、与 えられたサイクル時間内に実時間タスクを行い、７ステムの入力と出力のための 基本的なフレームレートを与えるためにソフトワエア周期カワンタを更に保持す る。この実施例においては、フレームレートは、２００ミリ秒サイクル長すなわ ち１０個の２０ミリ秒サイクル長として選択される。個々のサイクルにおいては 、フォーグラウンドモニタの実時間タスクが２０ミリ秒サイクルの経過前に終了 したとすると、プログラムは制御をバンクグラワンドモニタ３８４へ切り換える 。一般に、実時間タスクは各サイクルごとに１回フォーグラクンドモニタ３８２ により行われ、サイクルを終らせることを時間が許す時に、バンクグラワンドタ スクをより遅い速さでラワントロピン式に実行する。

各１０サイクルフレーム中の特定の動作パラメータの入力と出力を第６図に示す 。全てのアナログパラメータが少くとも１つおきのサイクルに処理装置へ読込ま れ、個々のパラメータが最初の６サイクル中に１度に１ビット与えられる。デー タを出力するために、各サイクル中に６語が出力されるようにサイクル時間０〜 ２が用いられる。したがって、エンジンデータ処理装置は、全エンジン特性を記 録装置へ出カスるために、フレームの初めの３つのサイクル時間を使用する。シ ステムからの他の出力は、サイクル５〜９中に要求に応じて与えられる。後で詳 しく説明するように、サイクル５〜９の間に応答信号ＲＰＬに応じて、ＤＲＡＭ に格納されている情報が与えられる。また、地上をベースとする試験装置からの 指令語の入力に応じて、サイクル５０間はＲＡＭ２０４からの試験語が出力はれ 、またはサイクル７〜９の間はＥＡＲＯＭに格納されている情報が出力される。

試験装置により入力をれる指令語をくり返えすためにサイクル６が保留されてい る。指令語の入力は、ＡＲＩ　ＮＣ装［２３０からマイクロプロセッサ２１２へ の割込みによる割込みレベル制御中に行われる。

フォーグラワンドモニタの主な実時間タスクが。

その実行順序で第７ａ図に示でれている。最初に。

第６図に示されているサイクル中に、入力制御器２００と（ＭＵＸ）　２１Ｂと を介して個別パラメータとアナログパラメータを入力させるために、入力変換お よび調整ルーチン３８６が呼出される。各入力パラメータは変換され、換算され 、第７ｂ図に示すパラメータ表に１６ビツト語として格納される。そのパラメー タ表は、任意の時点におけるエンジンの完全な特性を示すそのデータを含み、２ ０ミリ秒ごとに更新嘔れる。表のパラメータのいくつかは、入力パラメータの組 合わせから得られることに注意されたい。

とくに、パラメータＰＴ７をパラメータＰＴ２で除すことによりパラメータＥＰ Ｒ（エンジン圧力比）が計算式れる。また、温度パラメータＴＴ３．ＴＴ４．５ ｉＧＴ、ＨＯＴは、熱電対からの入力値と、熱電対零値ＴＣＧと、熱電対アース 基準値ＴＣＣとの関数である。エンジン一連番号詔ＥＳＮ１　、　ＥＳＮ２は、 バックグラワンドモニタ時間中にアナログ入力制御器２００を通じて１度に１ピ ントずつ読込まれる６桁値のＢＣＤ表現である。出力変数（ＤＩＳ）は２個別語 であって１個別入力値号の値によって特定のビットがセットまたはクリヤ嘔れる 。

現在のサイクル中に読出された特定のアナログ変数と個別変数が入力変換および 調整ルーチンにより入力された後で、プログラムはフォルト検出および収容ルー チン３８８へ切り換わる。このルーチンではパラメータは点検されるレートおよ びレンジであり。

ろるフォルトビットおよび状態ピントがいくつかのソフトワエアフランク暗にセ ット嘔れる。出力異語５ＴＡＴＵＳは、それらのフォルトフラッグと、エンジン データ処理装置自己試験の結果との組合わせである。

７オーグラワンドモニタにおける最後の主なタスクｄ　、　ＡＲＩＮＣ出カル− デカルン３９０　’ｔ’ある。コのＡＲＩＮＣ出カル−デカル、エンジン特性パ ラメータラリフォーマットし、それらをパラメータ表からＡＲＩＮＣ装置２３０ 　（、！　３図）の入力バッ７アヘ移動式せる。その後で、　ＡＲＩＮＣ出カル −デカル、装置２３０を制御して。

第６図を参照して先に説明したように、ＡＲＩＮＣ４２９内のパラメータを直列 データフォーマットで１サイクル当シロ語で出力する。ＡＲＩ　ＮＣ出カル−テ ン３９０は、ＤＲＡＭメモリに現在のエンジン特性をロードするタスクと、信号 ＦＲＺの指令に応じてそれらの特性を捕えるタスクも行う。ルーチン３９０は、 応答信号ＲＰＬの指令に応じて捕えられている特性を出力するタスクを更に実行 する。最後に、試験装置からの指令語に応じて、ＡＲＩＮＣ出カル−デカル、試 験語と。

指令語と、　ＥＡＲＯＭデータとを第６図に示されている特定の時刻に出力する 。

次に第７Ｃ図を参照して、ＡＲＩ　ＮＣ出カル−チンの詳しい流れ図についてよ り詳しく説明する。この出力ルーテンはブロック３８６でスタートする。このブ ロックにおいて、フレームのどこで処理装置をスタートさせるかを決定するため に、サイクル変数（ＣＣＴＲ）がサイクルカクンタからフェッチはれる。次に、 ブロック３８８において、変数ＣＣＴＲがサイクル４よす小さいか、等しいかを 決定するために変数ＣＣＴＲがテストでれる。フレームの初めの５サイクルは、 １８個のパラメータ語を機体に付設の記録装置へ出力させるために保留てれてい ることを憶えているでろろう。ブロック３８８におけるテストに対するイ定応答 の経路は、ブロック３９０を実行するだめのものである。ブロック３９０におい ては、ノ（ラメータ語が）（ラメータ表からフォーマットされて、ＡＲＩＮＣ− １ンター７エイスへ転送される。プログラム制御の下に、インターフェイス内の 語がバツファヘロードされ、その後、ＡＲＩＮＣ装置２３０の送信器スタックに ロードてれる。送信器スタックからその語は外部出力チャネルＸＣＨを介して装 置の直列フォーマントで送り出される。

選択されるパラメータは、第６図に示されるサイクルに依存し、かつ現在のサイ クル中に先に出力されたパラメータ語の数に依存する。各）（ラメータはそれに 割当てられたサイクルの時間中に第６図に示す１偵序で送られる。たとえば、Ａ ＲＩ　ＮＣ出カル−チンは第７ｂ図で見出されるパラメータ表をとり、サイクル Ｏの間にパラメータＥＧＴ　−Ｎ２　を順次出力し、サイクル１０間にパラメー タＷＦ　−ＰＳ４　をｊ須次出力し、サイクル２の間にパラメータＢＰ　−５Ｔ ＡＴＵＳを順次出力する。どのパラメータが選択されるかに応じて、パラメータ 表からの１６ビツト語も、ブロック３９２においてルーチンｃｏｐｙを呼出すこ とにより、ＤＲＡＭメモリに格納でれる。

次にブロック３９４において、サイクルに対して全部で６個のパラメータ語がＡ ＲＩＮＣインターフェイスへ送られたかどうかを決定するために、パラメータ語 出力の数が点検される。６個のパラメータ語が送られていないとすると、プログ ラム制御はブロック３９６へ移行する。このブロック３９６においてプログラム は、次の出力パラメータ語をビックアンプするために、ポインタと変数を設定す る。このブロックに含まれるタスクは、リスト内の次のパラメータを読出し、こ のサイクルで送られた出力語の数を保持するレジスタの内容を増大することを含 む。その後で、プログラムはブロック３９０へ房り、このブロックにおいては、 次の出力パラメータがＡＲＩＮＣインターフェイスにセットされ、ＤＲＡＭメモ リにａ己録きれる。６つの出力語がインターフェイスへ送うして、ＤＲＡＭに記 録されるまでループは続き、その時にプログラムはブロック３９８へ進んで、次 のサイクルのための変数とポインタをセントする。それからプログラムはフォー グラワンドモニタへ戻り、そこで他の実時間タスクが完了させられ、または制御 をバックグラワンドモニタへ送って、より遅い序列のタスクを継続する。

プログラムは、６番目のサイクルであるサイクル５まで、出力シーケンスを通る 。これが起ると、ブロック３８８におけるテストに合格せず、ブロック４００ま で否定路をたどる。ブロック４００においてはサイクル変数ＣＣＴＲが５に等し いことが見出される。

サイクル５の間に制御はブロック４００からブロック４０２へ移行し、そのブロ ック４０２においてはサブルーチンＦＩＮＩＳＨが呼出される。サブルーチンＦ ＩＮＩＳＨは、ＤＲＡＭメモリ内のメモリブロックにチェックサムと通し番号を 与えることにより、そのメモリブロックを完了する。これについては後で詳しく 説明する。

サブルーチンＦＩＮＩＳＨからの戻りに続いて制御はブロック４０４へ進む。こ のブロックにおいては、ＦＲＺ信号またはＲＰＬ信号がピントをフラッグ語に書 込ませたかどうかを判定するために、サブルーチンＣ０ＮＴＲ０Ｌを呼出す。Ｆ ＲＺ信号が存在するものとすると、制御サブルーチンがフラッグ語中の書込みＯ Ｋビットをクリヤする。そうするとサイクル０〜２の間にプログラムはブロック ３９２を迂回させられ、それ以上のデータのＤＲＡＭメモリへの記録を阻止する 。

更に、信号ＲＰＬが存在すると、フラッグ語中の応答ピントがルーチンＣ０ＮＴ Ｒ０Ｌにより見出される。ＤＲＡＭメモリを読出すことができるように、ルーチ ンＣ０ＮＴＲ０Ｌが出力ビットをセットする。

ブロック４０６においては、出力ビットが存在するかどうかについてのテストが 行われ、テストが真であるとプログラムはブロック４０８へ進められる。ブロッ ク４０８は、ルーテン０ＵＴＰＵＴ　ｉ呼出す。こツルーチンは、ＡＲＩ　ＮＣ インターフェイスを通じてＤＲＡＭメモリを空にし、それから新しい一連の動作 を開始できるように、フラグ語中の書込みＯＫビットをリセットする。

記録装置およびリコール峙性手段へ実時間のタスクが出力された後で、ブロック ４１０．４１２が指令語に応答してサイクル時間５の間にテスト語を出方するた めに用いられる。同様に、サイクル時間６の間にブロック４１４，４１６が指令 語を反射し、試験装置により要求された時にサイクル７〜９の間にＥＡＲＯＭデ ータを出力するためにブロック４１８が用いられる。

次に第８図を参照する。この図には実時間リコール特性手段のためのＤＲＡＭメ モリのソフトワエアの構成が示されている。このメモリの長さは６４にバイトで 、等しい長さの１０２４個のブロックに分割されていることがわかる。第９図は 、各ブロックの７オーマントを示す。メモリの６４バイトの各ブロックが３２個 の１６ビツト語に分割される。それらの３２語の初めの３０個の語にはデータが 含まれ、語３゜と３１には豹殊な語が含まれて、ブロックを充す。

語３０には、メモリ内の他のデータに対してブロックが書込まれた順序を示す通 し番号のために保留され、ｒｊ３１はブロックの初めの３１個の語のチェックサ ムを含む。初めの１８個所のメモリ位置（語Ｏ〜１７）は、現在のデータ処理装 置サイクルの１つのフレーム中に現在出力される記録のために保留されることが まもなくわかる。次の１２１固所のメモリ位置（語１８〜２９）は、拡張のため に保留されている。

ＤＲＡＭメモリに対してロードおよびアンロードするための基本的なタイミング 構成を第１０図に示す。

この図には、大きい２００ミリ秒フレーム、！：、２０ミリ秒のサイクル時間が 示されている。先に述べたように、エンジンデータ処理装置は、サイクルＯ〜２ の間は、サイクルごとに６語を出力し、それらの語は、書込まれている現在のブ ロックの語０〜１７に含まれる１８語に相当する。したがって、　ＤＲＡＭメモ リはフレーム時間ごとに１ブロツクを充し、各ブロックに対する全部で２００ミ リ秒のフレームの初めの３ｔ＋−イクルの間に１８語を受ける。フレームの初め の５サイクル中の予備サイクル３〜４は予備であシ、１つの予備ブイクルごとに 別の６つのデータ語を格納するために使用できることに注意されたい。

ＤＲＡＭの拡張能力は、ＤＲＡＭメモリに保留されている格納スペースのこれら のサイクル時間が将来使用されるなら、エンジンデータ処理装置の拡張能力に一 故する。

ＤＲＡＭからデータを読出す場合には、Ｖイクル時間５〜９０間に、メモリへ書 込む動作と丁度逆の動作が起る。各データブロックはそれの通し番号とは逆の順 序でアクセスさ扛、そこに見出される３０語はＡＲＩＮＣインターンエイスにＵ −ドさ？シー’Ｃ’シＵ当てられたサイクル時間中に出力される。したがって、 ＤＲＡＭは、フレームごとに１ブロツクのデータをアンロードし、サイクル時間 ５〜９の間はサイクルごとに６語をアンロードする。

第１１図には、中断または停醍状態が生じたために、ＤＲＡＭの特定のブロック に対する書込みまたは読出しが終了させられなかった場合についてのＤＲＡＭメ モリのだめのルーテンＲＥＳＴＡＲＴが示されている。

以下の説明において第８図、第９図を参照すると、このルーテンの動作を理解す る助けとなる。機能的には、ＲＥＳＴＡＲＴルーテンは、初めの２つのブロック を点検して、それらのチェックサムのいずれが一致するかどうかを判定する。両 方のチェックサムが一致しないとすると初期設定ルーチンが呼出されるが、そう でない他の場合には動作はせられている最後のブロックをルーテンが見出し、か つ中断された時のメモリブロックの動作モードをルーチンが見出す。

このルーチンはブロックＢ１０から始まる。このブ０７りにおいては、変数ＷＤ ＣＴ　、　ＢＬＫＣＴ　、　Ｃ８ＵＭが零に等しくセントされる。変数ＷＤＣＴ はメモリ内のブロックの最初の語をアドレッシングするポインタとして用いられ 、変数ＢＬＫＣＴは現在アドレスされているメモリ内の特定のハードワエアベー ジー＼向けるために用いられる。ブロックＢ１２においては、ＢＬＫＣＴＯ値が 制御ロジックへ送られて、ＣＲＵインターフェイスを介してのページアドレッシ ングを行わせる。ブロックＢ１４において、変数ＷＤＰＴＲは変数ＷＤＣＴに等 しくセットされ、試験変数ＴＥＳＴが零に等しくセントされる。変数ＷＤＰＴＲ すなわち語ポインタは、アドレスＷＤＣＴが先頭につけられているブロック内の 特定の語をアドレスするために用いられる。

次に、ブロックＢ１６において、サブルーチンＣＫＳＵＭが呼出される。このサ ブルーチンＣＫＳＵｈｉは、このサブルーチンに希望の数のバイト（この場合に は６４）を与え、かつ群のスタートアドレス（この場合にはＷＤＣＴ　）を与え ることにより、いくつかのバイトラ互いに加え合わせることを可能にする。変数 ＷＤＣＴはブロックＢ１０において零に等しくセットされている〃）ら、サブル ーチンＣＫＳＵＭは、ＤＲＡＭメモリのＢＬＯＧＫ　Ｏの全ての内容を一緒に加 え合わせ、場所Ｃ８ＵＭ内の結果をＲＥＳ、ＴＡＲＴルーテ、ンヘ戻して与える 。

ＢＬＯＣＫ　Ｏを含む全てのブロックは、残りのアドレスの和の否定でろるチェ ックプム語で終るから、そのブロックが有効なデータを含んでいるのであれば、 ルーチンＣＫＳＵＭは零を場所Ｃ８ＵＭへ戻すべきである。

それから、変数Ｃ８ＵＭがブロックＢ１８において零であるかどうか、［７たが ってＢＬＯＧＫ　Ｏがテストに合格するかどうかを判定するために変ｔＣ８ＵＭ がテストされる。電源異常またはプログラムの中断が起きた時に初めのブロック が書込まれたとすると、それは正しいチェックサムをもたないかもしれず、した がってルーテンはＢ２０への経路をとらない。ブロックＢ２０においては、変数 ＴＥＳＴが１に等しいかどうかを判定するために変数ＴＥＳＴがテストされる。

ループのこの部分における最初の通過ではテストは不合格でおるから、制御はブ ロックＢ２４へ転送され、そのブロックＢ２４において、変数ＴＥＳＴが１にセ ントされるとともに、サブルーチンＮＥＸＴＢＬＫが呼出される。

呼出しているルーテンが現在のハードフェアページから離れでいる場所をアドレ スしないようにサブルーチンＮＫＸＴｆ！、ＬＫが用いられ、またはそれがアド レスしたとすると、そのＢＬＫＣＴは更新されて、ハードワエア内の必要とされ るページ語をセントするために送られる。ルーチンは戻って、変数ＷＤＰＴＲは ＷＤＣＴに等しく、その変数はメモリの次のブロックの最初の語を指す。それか らプログラムはブロックＢ１６へ戻り、ブロックＢ１６においてはサブルーチン ＣＫＳＵＭがブロック１の内容の加算の結果を戻す。ブロック８１Ｂにおいては 、変数Ｃ８ＵＭが零に等しいかどうかを再びテストし、零に等しければ第２のブ ロックがそのテストに合格したことを示す。そのテストに合格しなければ、プロ グラムはブロックＢ２０へ進み、そのブロックＢ２０においては変数ＴＥＳＴは いまは１であるからプログラムはブロックＢ２２へ進ム。

メモリの第１と第２のブロックがそれぞれのチェックサムに会わないとすると、 全体のメモリに零を書込むことによりメモリを再び初期設定し、サブルーチンＩ ＮＩＴが呼出されてこのタスクを完了する。

ルーチンＩＮＩＴがメモリを零にした後で、制御はリターンへ戻り、それ以上の 割込みルーチンが予定されていないとすると、その後でフォーグラワンドモニタ へ達する。

しかし、メモリの第１と第２のブロックの何れかがチェックサムテストに合格し てブロック８１８の肯定分岐をとるものとすると、中断時にメモリがとっテイタ 動作モードをプログラムは決定する。中断時０ にメモリがとることができた動作モードには次の３つがある。（、）エンジンデ ータ処理装置の出力サイクルと同期してデータがメモリに書込まれていた。（ｂ ）それ以上のデータがロギングされなかった場合にメモリを凍結状態にすること ができた。（Ｃ）特性ブロックがメモリから読出され、ＡＲＩ　ＮＣインターフ ェイスを介してＡＩＤＳ装置へ出力される出力状態にできた。

ＲＥＳＴＡＲＴルーテンにおける経路は１通し番号を基にして、中断時における メモリの動作モードを決定し。

このモードを継続するために必要なそれらの変数をリセツトする。

最後の動作モードを決定するテストを開始するために、ブロックＢ２６は変数Ｗ ＤＣＴを零に等しくセットし、変数ＷＤＰＴＲを６０に等しくセントし、変数Ｌ ＡＳＴＮＵＭをメモリ場所ＷＤＴＰ　Ｒの内容に等しくセントし、変数ＬＡＳＴ ＢＬＫを零に等しくセットし、変数ＬＳＴＷＤを零に等しくセントする。変数Ｗ ＤＣＴは、調べられる現在のブロック、この場合にはブロック０のスタートアド レスであり、ＬＡＳＴＮＵＭはいまはブロック０の通し番号を含んでいる。ルー チンはブロックＢ２Ｂへ動き、そのブロックにおいてはサブルーチンＮＦＸ′ｒ ＢＬＫが呼出され１語カワン）ＷＤＣＴ、および語ルーチンＷＤＰＴＲはいまは ブロック１のスタートをアドレスする。ブロックＢ２８における次の命令は、変 数ＷＤＰＴＲをＷＤＣＴ＋６０に等しくセントする。これは、プロンク１の通し 番号のアドレスである。

ブロックＢ２９においては変数ＷＡが１に等しいがどうかを決定するために変数 ＷＡが調べられ、ラップアラワンド状態が起きたと七を示す。そのテストの結果 が否定であれば、プログラムはブロックＢ３０へ進んで、ＷＤＰＴＨの内容が− １に等しいかどうかをテストする。そのテストの結果が肯定であれば、それはメ モリが凍結されたこと、したがってプログラムはシステムが、更に、中断時に出 力モードにあったかどうかを決定せねばならない。ブロックＢ３Ｇにおけるテス ト結果が肯定である場合の経路はブロックＢ３２へ進む。ブロックＢ３２におい ては、動作モードが凍結モードまたは出力モードのいずれがでるると決定されて いるから、書込みＯＫビットはクリヤされる。

ブロックＢ３２の後は、ブロックＢ３６が天行されて丈ブルーテンＬＡＳＴＢＬ Ｋを呼出す。この丈ブルーテンは変数ＷＤＣＴを前のメモリブロックのスタート アドレスに等しくセントする。その後、ブロックＢ３８において、ＷＤＣＴ＋６ ０のメモリ場所の内容が零に等しいかどうかを決定するだめのテストが行われる 。このテストは１通し番号が−１でろるブロックの前のブロックの通し番号が零 に等しいかどうかの決定でるる。その通し番号が零でなければ、ブロックＢ３８ から否定経路がたどられる。この分岐は、メモリが凍結モードにあったこと、変 数ＷＤＣＴ、ＷＤＰＴＲが書込まれた最後のブロックのスタートを現在指してい ることを示す。したがって、最後の動作モードと最後に作用されたブロックとを 見出した時に、このルーチンを出ることができる。

前の通し番号が零であると、メモリは出力モードにおり、最後のブロックの出力 をここで見出さなければならない。ブプルーチンＬＡＳＴＢＬＫを呼出すことに より出力ビットをセットした後でブロックＢ３４゜Ｂ３６へ戻って通ることによ って出力された最後のブロックをプログラムは見出す。零に等しくない通し番号 が見出されるまで、このループは継続される。

この点において、変数語カワン）　ＷＤＣＴ　、語ポインタＷＤＰＴＲ、通し番 号が設定されて、実時間タスク中のメモリの出力とフォーグラワンドモニタ７− ケンスの出力を継続する。前と同様に、ルーチンが最後の動作モードと、最後に 作用されたブロックとを見出した時に、ルーチンを出ることができる。

ブロックＢ３０において通し番号が−１ではないことが見出された時には、ブロ ックＢ３０からの経路はブロックＢ４０へ進む。このブロックＢ４０においては 、メモリアドレスＷＤＰＴＲの内容が零に等しいかどうかについて決定するため のテストが行われる。このブロックに２いては、プログラムの中断前にメモリが 出力モードにあったかどうかを判定するために、現在のブロックの通し番号が再 びテストされる。通し番号が零であれば、プログラムはブロックＢ２８へ戻り、 そこで丈ブルーテンＮＥＸＴＢＬＫを呼出して、次の通し番号が−１に等しいか どうかの判定をブロックＢ３０で行い１次の通し番号が零に等しいかどうかの判 定をブロックＢ４０において行う。零でない通し番号が見出されるまでこの動作 は続けられる。ＮＥＸＴＢＬＫを呼出すことによυ順方向に通し番号を呼出すと 、次に見出される零でない通し番号が、出力モードにある場合には、−１にさせ られる。その後で、プログラムはブロックＢ３２〜Ｂ３Ｂを通って、メモリの前 記のような出力動作を継続させるためにメモリをセントする。

しかし、ブロックＢ３０とＢ４０におけるテストの結果が共に否定であれば、消 去により動作はロギングの１つでなければならず、最大の通し番号を有するブロ ックを見出さなければならない。ブロックＢ４２においては、現在のブロックの 通し番号をメモリ場所ＷＤＰＴＲの内容と比較することにより、その通し番号が 値１６，３８４　より大きいかどうかを調べるために、その通し番号のテストが 行われる。そのテストに合格しだら、プログラムはブロックＢ４４　ヘＪ　ム。

コノブロックＢ４４では、前のブロックの通し番号が値１．０２４より大きいか どうか判定するために、変数ＬＡＳＴＮＵＭがその値と比較される。それらのテ ストが共に肯定であれば、現在の通１７番号が最後の通し番号より大きいかどう かを判定するために、前の通し番号と現在の通し番号がブロックＢ４６において 比較される。３回のテストが全て肯定であれば、通し番号は正の向きに増大して いるが、最大の通し番号はまだ見出されていないことを示す。したがって、メモ リ場所ＬＡ　Ｓ　ＴＮＵＭに格納されている前の通し番号はプＯｙ　ｐ　Ｂ５０ 　＋”こおいて現在の通し番号により（新され、変数ＬＡＳＴＢＬＫが現在のブ ロンフカクン）　ＢＬＫＣＴに更新８れ、変数ＬＡＳＴＷＤ　が現在のアドレス ＷＤＣＴに更新される。

ブロックＢ２Ｂ　、　Ｂ２９　、　Ｂ３０　、　Ｂ４０　、　Ｂ４２　、　Ｂ４ ４　、　Ｂ４６を通る経路は、ブロックＢ４６におけるテストに失敗するまで続 けて通られる。ブロックＢ４６　Ｋおけるテストからの否定的々結果は、最大の 通し番号を見出したこと。

したがって、プログラムはいまロギングモードに出なければならないことを示す 。このタスクは、ブロックＢ５２において変数Ｗ　Ｄ　ＣＴをＬＡＳＴＷＤ　に 等しくセントし、変数ＢＬＫＣＴをＬＡＳＴＢＬＫに等しくセットし。

それから丈ブルーテンの次のブロックＮＥＸＴＢＬＫを呼出丁ことにより行われ る。その後で、変数５ＥＱＮＯが変数ＬＡＳＴＮＵＭに等しくセントされ、ブロ ックＢ５４に２いて書込みＯＫビットがセントされる。この機能的なステップ系 列は、フォーグラワンドモニタ・ルーチンの間に、データを次のブロックにロギ ングするためにブロック・アドレッシングと通し番号をセットする。

現在の通し番号が前の通し番号より大きいかどうかのテスト以前に、ブロックＢ ４２．Ｂ４４，８４Ｂにおいて行われるテストは、後の通し番号（それが時間的 にすぐ後のものでろっても）が前の通し番号より値が小さいという状態の不明確 さを無くすためである。

この状態は、最大の通し番号３２，７６８　が記録された後で、メモリがラップ アラクンドした時に特性の初めのＩＫの間でのみ起る。したがって、ブロックＢ ４２におけるテストは、現在の通し番号が通し番号の最大値（１６，３４８）　 の半分よシ大きいかどうかを判定する。ブロックＢ４Ｂにおけるテストへ分岐し ないとすると、前の通し番号が３１，０００　よシ大きいかどうかを判定するた めに前の通し番号が調べられる。

現在の通し番号が最大値の半分より小さく、前の通し番号がほとんど最大である とすると、ランプアラウンド状態が存在する。したがって、最も新しい正の通し 番号が見出されておらず、プログラムはブロックＢ５０を通ってブロックＢ２８ へ戻る。ブロックＢ２８においては次のブロックと通し番号が呼出される。

しかし、差が肯定経路はど大きくはないとすると、現在の通し番号が前の通し番 号より大きいかどうかをブロックＢ４６において常軌のように判定するために、 ・ブロックＢ４６へ至る否定経路がとられる。ブロックＢ４４は、差がかなり大 きく、前の通し番号が１０２４より小さい特別なケースについてテストする。

通し番号と小さい前の通し番号との差のこの大きさは、ランプアラウンド状態が 起きたこと、およびプログラムはブロックＢ４４の否定経路を通ってブロックＢ ２８へ戻ることによ９次のブロックを点検せねばならないことを示す。

ブロックＢ２９は、メモリが初期設定され（全て零にされ）、プログラムがブロ ックＢ２８．Ｂ３０．Ｂ４０におけるテストを行いながら循環するという別の特 別なケースをテストするためのものである。サブルーチア　ＬＡＳＴＢＬＫ　カ メモリのスタートへロールオーバーすると、ブロックＢ２９におけるプログラム テストが肯定であるように、そのサブルーチンは変数ＷＡ＝１にセントする。そ の後で、シーケンスはブロックＢ５２゜Ｂ５４へ移動し、それらのブロックにお いてルーチンは正常に出ることができる。

第１２図には、メモリ全体を零に初期設定するために用いられる丈ブルーテンＩ ＮＩＴが示されている。

ブロックＢ５６からスタートして、語カワントＷＤＣＴと、ブロックカウントＢ ＬＫＣＴと、通し番号Ｓ　ＥＱＮＯとを示す変数が、零に等しくセットされる。

それから。

ブロックカウントＢＬＫＣ’ｌ’がブロックＢ５８のノ・−ドワエア制御ロジッ クへ送られて、ＣＲＵスペース内のページアドレスを設定する。次に、プログラ ムは零の値をＷＤＣＴのメモリアドレスに格納する。この特別なケースにおいて は、メモリがＢＬＯＧＫ　Ｏにおいてスタートさせられているから、ローディン グはメモリのＢＬＯＣＫ　Ｏの最初のアドレスである。それから、次の場所をア ドレスするために変数ＷＤＣＴが２だけ大きくされ１次に、その変数が２　、０ ４８より大きいか、それに等しいかどうかを判定するためにブロックＢ６２にお いてテストされる。ブロックＢ６２におけるテストは、零を格納しつつ、語カワ ントがハードワエアページの境界をいつこえたかを示す。

プログラムは、テストにおける値をこえるまで、ブロックＢ６０とブロックＢ６ ２の間を循環する。この点において、最初の・・−ドワエアページが初期設定さ れている。その後で、ブロックカクン）　ＢＬＫＣ’ｌ’を１だけ増加させるた めにブロックＢ６４が実行され。

ブロックＢ６６がカウントを値３２に対してテストする。ブロックカウントＢＬ ＫＣＴが３２に等しくなると、メモリ全体が初期設定されており、ブロックＢ６ ８への肯定経路が出ロンーケンスを与える。しかし、ブロックカウントＢＬＫＣ Ｔが３２より小さいと、プログラムは初期設定すべきメモリの−・−ドワエアペ ージをまだ有し、ブロックＢ５８へ戻ってＢＬＫＣＴを制御ロジックへ送ること により次のページアドレスをセントする。メモリ全体が零となって完全に初期設 定されるまで、引き続くハードワエアベージがこのループにおいてアドレスされ る。

メモリが初期設定された後で、ブロックＢ６Ｂが変数ＷＤＣＴ　、　ＢＬＫＣＴ 　、ＷＤＰＴＲを零に等しくセットし、ブロックＢ７０を実行することによりハ ードワエアベージアドレスを再びセントする。ブロックＢ７２において書込みＯ Ｋピントがセットされ、初期設定されたメモリがロギング・モードの動作用意の 完了状態にあることを示す。

次に、第１３図を参照して、サブルーチンｃｏｐｙを詳しく説明する。このサブ ルーチンはブロックＢ７４で始まり、書込みＯＫピントがセントされているかど うかが調べられる。曹込みＯＫビットがクリヤされていたとすると、サプル〜テ ンは否定１経路を通って、そのサブルーチンがそこから呼出されたＡＲＩＮＣ出 カル−デカル戻る。しだがって、ＲＥＣＡＬＬ特性手段がロギングモー　ドにな ければ、メモリは迂回きれる。書込みＯＫピントがセットされると（これは、現 在はデータをメモリにログすることがうまくいくことを意味する）、肯定経路を 通ってプログラムはブロックＢ７６へ進む。このブロックにおいては、　ＡＲＩ ＮＣ出カル−デカルよりＡＲＩＮＣインターフェイスへ出力された特定のパラメ ータが、アドレスがＷＤＰ　ＴＲであるＤＲＡＭ場所へ更に複写される。その後 、ブロック８７８において語ポインタＷＤＰＴＲが２だけ増加されて次のメモリ 場所へ向けられる。それからサブルーチンは、それがそこから呼出されたＡＲＩ ＮＣ出カル−デカルの場所へ戻る。

第１４図に基づいて、サブルーチンＦ工Ｎ工ｓＨヲ詳しく説明する。このサブル ーチンはプロア　りＢ２Ｏテ始まり、このブロックにおいては嘗込みＯＫピント がセントされているかどうかのテストが行われる。

もしセットされていなければ、サブルーチンはＡＲＩＮＣ出カル−デカル直ちに 戻って、それ以上の動作は行わない、しかし、そのビットがセットちｎてぃれば 、システムがロギング動作モードにあり、データブロックのＤＲＡＭメモリへの 書込みを完了したことをその状態が示す。このルーチンは、最後の通し番号を大 きくすることによりちょうど書込まれたブロックを終了し、それからその番号を 現在のメモリブロックの最後の語の１つ前の語に格納する。このルーテンは、そ のブロックにおける最後のメモリ場所のためのチェックサムを与える。

Ｉ込みＯＫビットがセットされたとプログラムが判定スると、プログラムはブロ ックＢ８２へ進み、そのブロックにおいて現在の通し番号８　ｇＱＮｏがアドレ スがＷＤＣＴ＋６０である現在のブロックのメモリ場所に格納される。その後で 、その通し番号５ＥＱＮＯがブロックＢ８６内の最大の通し番号３２７６８より 大きいかどうかについての判定が行われる。もし大きくないと、プログラムはテ ストの否定分岐を通ってブロックＢ９０へ進む。また、もし大きいとすると、現 在の通し番号５ＥＱＮＯはブロック８８Ｂにおいて＋１に等しくセットされて、 シーケンスを再びスタートする。

次ＶこブロックＢ９ｉ）において、変数ＷＤＣＴがらｔＩｉＩまる現在のメモリ ブロックの梁初の６２バイトのチェックサムをとるために、ツーブルーテンＣＫ ＳＵＭが呼出される。その後で、ブロックＢ９２に２いて、アドレスＷＤＣＴ＋ ６２をＭするメモリ場所にチェックサムの負値が格納される。このアドレスは各 ブロックにおける最後の語であり、チェックサムが全体のブロックについてとら れると、正しい結果は零でなければならない。その後で、ロギングのためにメモ リの次のブロックをセントするためにサブルーチンＮＥＸＴＢＬＫが呼出される 。このサブルーチンは、それラノタスクを終った後で、　ＡＲＩＮＣ出カル−デ カル、そのサブルーチンが呼出された場所へ出る。

次に、第１５図を参照して丈ブルーテンＣ０ＮＴＲ０Ｌについて詳しく説明する 。このサブルーチンは、メモリに対するロギングモードを終らせるべきがどうか 、およびメモリに格納逼れているエンジン特性を出力すべきかどうかを判定する ために、それぞれ信号ＦＲＺ　、　ＲＰＬを調べる。このサブルーチンはブロッ クＢ９６で始まる。このブロックにおいては、凍結ピントがフラッグのセットの 有無の判定のだめにテストされる。もしセットされていないと、プログラムはブ ロック８９８へすぐに進む。このブロックにおいては、書込みＯＫピントがクリ ヤされているかどうかを判定するためのテストが行われる。ブロックＢ９Ｂにお けるテストの結果が否定でられはプログラムはブロックＢ９８の否定分岐をとる 。このことは、捕獲モードと出力モードのいずれも望まれていないことを示す。

通常は、これはロギング動作中にプログラムがとる経路で、最短のテスト経路を 与え、ＦＲＺ信号とＲＰＬ信号がそれぞれのビットをセットするかどうかを判定 するためにあらゆるフレームの点検を依然として行う。

ブロックＢ９６において凍結ビットがセントされたとすると、ブロックＢ１００ 　において書込みＯＫビットがクリヤされてリコール呼出し特性手段を捕獲モー ドに置く。直接に戻る代りに、ブロックＢ９８からのノーケンスはブロックＢ１ ０２　へ迂回でせられる。

このブロックにおいては、応答ビットがセットされたかどうかを判定するために 応答ブロックがテストされる。このテストの判定が否定であればプログラムはＡ ＲＩＮＣルーチンへ直ちに戻るが、テストの判定が肯定であればプログラムはブ ロックＢ１０４　へ移る。

このブロックにおいては出力ビットがセントされたかどうか判定するために出力 ビットがテン）１れる。

出力ビットが既にセントされておればプログラムは呼出しルーテンへ直接戻り、 セットされていなければ０ＵＴＰＵＴルーテンを初期設定するためのシーケンス を実行する。

ルーテン０ＵＴＰＵＴの初期設定動作はブロックＢ１０６で始まる。このブロッ クＢ１０６　において、出力ビットがセント−ｇれる。次に、ブロックＢ１０８ 　において、現在アドレスされているメモリブロックの通し番号場所ＷＤＣＴ＋ ６０に−１がロードされる。この特別なノーケンス指示は、メモリが凍結された ことを示す特殊化されたマークを与える。出力動作が割込まれたとすると、ＲＢ ＳＴＡＲＴルーテンがこの独特の通し番号によジブロックを見出す。それに続い て、ブロックＢ１１０　においてサブルーチンＣＫＳＵＭが呼出式れて。

アドレスＷＤＣＴで始まるブロックの初めの６２バイトのチェックサムをとる。

ブロックＢ１１２　においては、サブルーチンから戻されたＣ８ＵＭの負の値が 、アドレスがＷＤＣＴ＋６２であるメモリ場所に格納される。

これは、メモリの現在のブロック内の最後の語場所であって、全体のブロックの チェックサムをとるための便利な手段を与える本のである。ブロックＢ１１４に おいては、プログラムはサブルーチンＬＳＴＢＬＫを呼出して、語カクントＷＤ ＣＴと１語ポインタＷＤＰＴＲと、ブロックカワントＢＬＫＣＴと、変数とを０ ＵＴＰＵＴルーチンのための正しい値にセットする。それからこのサブルーチン は、それが呼出されたＡＲＩＮＣ出力ルーテンへ戻る。

次に、第１６図を参照して出力ルーテンについて詳しく説明する。プログラムは ブロックＢ１２０へ進む。このブロックにおいては、アドレスが語ポインタＷＤ ＰＴＲでおるメモリ場所の内容がフォーマットされてから、　ＡＲＩＮＣインタ ーフェイスへ転送される。

ＡＲＩＮＣ２３０は、正しいサイクル時間中に永久記録のために出力パラメータ をＡＩＤＳ　７ステムヘ送る。それから、メモリ内の次の場所をアドレスするた めに語ポインタＷＤＰＴＲが２だけ増加される。プログラムはブロックＢ１２２ 　へ進む。このブロックにおいては。

語ポインタＷＤＰ　ＴＲと語カワントＷＤＣＴの差が６０より大きいか、または ６０に等しいかを判定するために、その差がテストされる。このテストに合格し たことは、メモリの現在のブロック内の３０のデータ語の全てが出力のためにＡ ＲＩＮＣインターフェイスへ転送されたことを示す。

しかし、そのテストの結果が否定であると、プログラムはブロックＢ１２４　へ 進む。このことは、メモリの現在のブロックに出力すべき語が依然としであるこ とを示す。ブロックＢ１２４　における次のテストは、モジュール１２における 差（ＷＤＰＴＲ−ＷＤＣＴ）　が零に等しいかどうかを判定する。これは出力さ れる語の数を１２で除して、余りが零かどうか判定するものでおる。これは、現 在のサイクルの６語がＡＲＩＮＣインターフェイスへ出力されたかどうかを判定 する便利な方法である。その差が零でなければ、プログラムは負の分岐をとって ブロックＢ１２０　へ戻り、そのブロックにおいて別の出力語が転送てれ、現在 のサイクルの６）Ｉｇが出力されるまでブロックＢ１２２　を通る循環がくシ返 えされる。

その後で、プログラムはブロックＢ１２４　から肯定分岐を通って呼出しルーテ ンへ戻る。５サイクルが終って、３０語のデータ語が転送式れると、プログラム はブロックＢ１２２　の肯定分岐を通ってブロックＢ１２６　へ進む。ブロック Ｂ１２６　においては、出力されたブロックの通し番号が−１であるかどうか、 したがってメモリの現在記録されている全てのブロックが読出されたかどうかに ついて判定するだめのテストが行われる。全てのブロックが読出てれたわけでは ないとすると、プログラムはブロックＢ１８０　へ進み、別のブロックがアドレ スされて次のフレームを出力する。ブロックＢ１８０　においては、アドレスが ＷＤＣＴ＋６０であるメモリ場所に現在のブロックの通し番号５ＥＱＮＯを格納 することにより、その通し番号は零に等しくセットされる。

次に、ブロックＢ１８０　において、サブルーチンＣＫＳＵＭを呼出すためにス テートメントが実行される。

この動作は１通し番号が零にセットされた後で現在のメモリブロックのチェック サムを訂正する。訂正されたチェックサムは、現在のメモリブロックの最後のア ドレスに格納される。その後で、ルーチンを前のメモリブロックへ移動させるた めに、ブロックＢ１８２　においてサブルーチンＬＡＳＴＢＬＫが呼出される。

これは１通し番号を下降アドレス順に読出すために続けられる。その下降アドレ ス順では、メモリに格納されている最後のブロックが、最初に出力されるブロッ クである。このサブルーチンが呼出しルーテンへ出る前に、前のブロックの通し 番号が零がどうかを判定するために、ブロックＢ１８４　に２いて前のブロック の通し番号がテン）１れる。その通し番号が零であれば、通し番号が零でないも のが見出されるまで、前のブロックを下降ｊ須で呼出すためにブロックＢ１８２ 　を通るループが形成される。

その後で、メモリ全体がＡＲＩ　ＮＣインターンエイスへ出力されるまで、プロ グラムは前の経路を循環する。プログラムは、制御をブロックＢ１２６　へ送る 。

このブロックにおいては、最後のメモリブロックの通し番号場所の−１は、０Ｕ ＴＰＵＴルーチンが全体のメモリを完全に空にしており、したがっていまは出る ことができることを示す。次に、ブロックＢ１３０において出力ビットがクリヤ され、ブロックＢ１３２において誓込みＯＫピントがセントチれる。新しい特性 を先に述べたやり方でメモリに記録できるように、それらのステップはメモリを リセットする。

次にブロックＢ１２８　において、最後のメモリブロック場所の通し番号に零が ロードされ、それからそのブロックにおいてＣＫＳＵＭを呼出すことによりチェ ックサムを行う。その後で、Ｃ８ＵＭの負の値をアドレスＷＤＣＴ＋６２に格納 することにより、その負の値がブロックの最後の語位置にロードされる。その後 で、ブロックＢ１３４　において通し番号５ＥＱＮＯが＋１に等しくセットでれ 、語カワントＷＤＣＴが零に等しくセントされ、ブロックカワントＢ　ＬＫＣＴ が零に等しくセントされる。これにより、一連の全ての語場所に零を持たせるこ とによりいまや初期設定されているメモリのスタート時に−ｉＬいロギング動作 が開始される。それから、プ０ツクカヮントＢＬＫＣＴ　ラブロック８１３６　 において制御ロジックへ送ることにより。

ＣＲＵメモリスペースが再びページ付けされる。その後で、このサブルーチンは 呼出しルーチンへ戻る。

箒１７図は、メモリの現在のブロックの後で次のブロックヲ操作するためのアド レッシングとページけけを設定するユーティリティ・サブルーチンＮＥＸＴＢＬ Ｋの詳細な流れ図である。ブロックＢ１３８　においては、変数ＷＤＣＴ（それ により現在のメモリブロックの最初のアドレスが現時点でアドレス式れる）が６ ４だけ人きくされて、メモリスペースの次の引キ続くブロックのスタートアドレ スと、零に等しくセントされているランプアラワンド変数ＷＡとをアドレスする 。それから、各−・−ドワエアページの最大の正常な（ｌ＠ｇａｌ）アドレスで ある２０４８よりも変数ＷＤＣＴが大きいか１等しいかを判定するために、ブロ ックＢ１４０において、変数ＷＤＣＴがテストされる。メモリがハードフェアベ ージを変える必要がなければ、プログラムはブロックＢ１５２へ進む。このブロ ックＢ１５２においては、変数ＷＤＰＴＲが変数ＷＤＣＴに等しくセントされる 。それからプログラムは呼出しルーチンへ戻る。

しかし、ブロックＢ１４０におけるテストの結果が肯定でおれば、メモリスペー ス内でノ・−ドワエアページが変えられる。これは、まずブロックＢ１４２にお いて変数ＷＤＣＴを零にセットして元に戻し、それからブロックＢ１４４におい てブロックカワ／）　ＢＬＫＣＴを＋１だけ増大させることにより行われる。ブ ロックＢ１４６においては、ブロックカウントＢＬＫＣＴが３２より大きいか、 等しいかを判定するためにＢＬＫＣＴがテスト嘔れる。そのテスト結果が肯定で あれば、ブロックＢ１４８において、ブロックカウントＢＬＫＣＴが零にセット され、変数ＷＡが１に等しくセットされ、一方、そのテスト結果が否定であれば 、プログラムはそのまま続けられる。ブロックＢ１４６　Ｋおけるテストからの 肯定経路において実行されるフ゛ロンクＢ１４８は、最後のノ・−ドワエアペー ジのアドレス動作を終った時に、新しいページアドレス力；最初のページのスタ ートアドレスへ巻き戻されるように、２ンプアラワンドを行うことである。ペー ジ数がセントされた後で、ブロックＢ１５０において、そのページ数が制御ブロ ックへ送られてベージＣＲＵスペースをセットする。その後で、サブルーチンは ブロックＢ１５２へ進み、そのブロックにおいてはＷＤＰＴＲがＷ’Ｄ　ＣＴに 等しくセットされる。それから、ページ付は動作が終った後、このサブルーチン が呼出された場所へ戻る。

＠　１８　図ハ、　ＮＥＸＴＢＬＫのコンパニオン・ユーティリティ・サブルー チンを示す。このユーティリティ・サブルーチンは、サブルーチンＬＡＳＴＢＬ Ｋである。

引き続くメモリブロックのだめのメモリのページ付けをＮＥＸＴＢＬＫが行うの と全く同様に、ＶブルーテンＬＡＳＴＢＬＫはアドレス変数の初期設定と、メモ リの前のブロックのページ付けとを実行する。それが呼出された後で、プログラ ムはブロックＢ１６０へ進む。

このブロックにおいては１語カワン）　ＷＤＣＴをメモリの前のブロックの最初 の場所へ向けさせるために。

その語カワントから６４バイトが差し引かれる。それから、語カワントＷＤＣＴ が零より挙式いかどうか判定するために、ブロックＢ１６２においてその語カワ ントがテストされる。そのテスト結果が否定であれば、メモリアドレスは依然と してページの限界内にあり、プログラムはブロックＢ１７４へ進む。このブロッ クＢ１７４においては変数ｗＤＰＴＲがＷＤＣＴの新しいアドレスに等しくセッ トされる。

しかし、その語カワントが零より小さいと、ページ限界を超えており、ＷＤＣＴ はブロックＢ１６４において１９８４に等しくセットされる。その変数の値は、 各ハードフェアベージの最後のブロック（６４バイト）の最初のアドレスである 。その後で、ブロックＢ１６６においてブロックカワン）　ＢＬＫＣＴから＋１ が差し引かれ、ブロックＢ１６Ｂにおいて、その変数が零よυ小さいかどうかを 判定するためにその変数がテストされる。ブロックカウントＢＬＫＣＴが零より 小さいと、この状態は、メモリがページ零のスタートを通って進み、ページ３１ までランプアラワンドすべきことを示す。したがって、ブロックＢ１７２　にお いて、ブロックカウントＢＬＫＣＴが制御ロジックへ送られる前に、ブロックＢ １７０において、ブロックカワン）　ＢＬＫＣＴが３１に等しくセットされる。

ページ付は動作が実行された後で、プログラムはブロックＢ１７４へ進む。この ブロックにおいては、語ポインタＷＤＰＴＲが語カワントＷＤＣＴに等しくセン トされ、サブルーチンから出る。

第１９図は、ユーティリティ・サブルーチンＣＫＳｔＪＭを示す。このサブルー チンは、ルーテンを呼出し、スタートアドレスと、バイトで表したブロックの長 さとを示す変数を転送することにより、ブロックのバイトのチェックサムをとる ために用いられる。ブロックＢ１５４は、ルーチンへ転送されたスタートアドレ スに等しくスタートアドレス変数ＡＤＤＲをセリトン、変数ＣＨＵＭを零にする 。そこで、加算の結果は呼出しルーチンへ戻される。その後で、アドレス変数Ａ ＤＤＲが、スタートアドレスに加算すべきバイトで表した長さをプラスしたもの より大きいかどうかを判定するために、ブロックＢ１５６においてアドレス変数 ＡＤＤＲがテストされる。そのテスト結果が否定でおれば、変数Ｃ８ＵＭの前の 値に、アドレスがＡＤＤＲであるメモリ場所の内容をプラスしたものに、変数Ｃ ８ＵＭは等しくセントされる。その後で、次のメモリ場所をアドレスするために 、変数ＡＤＤＲはそれを２だけ増すことにより更新でれる。、−すれから。

プログラムはブロックＢ１５６へ戻り、そのブロックＢ１５６において、加算が 終ったかどうかを判定するために変数ＡＤＤＲは再びテストされるっ変数Ａ、Ｄ 　Ｄ　Ｒがスタートアドレスにブロックの長さをプラスしたものに等しくなると 、プログラムはブロックＢ１５６の肯定分岐を通って直ちに出る。レベルがＣ８ ＵＭでおるメモリ場所は、加算の結果を含む。

本発明の好適な実施例を示し、説明したが、添附の請求の範囲において定められ る本発明の委旨および範囲から逸脱することなしに、その実施例を種々に改変で きることは当業者にとっては明らかである。

図面の簡単な説明 第１　図ハ、ガスタービンエンジンの部分的な断面図および本発明に従って作ら れた実時間リコール特性手段を含むエンジンデータ処理装置のブロック図、第２ 図および第３図は、−緒になって、第１図に示すエンジンデータ処理装置用の周 辺装置、バス構造、制御処理装置のアーキテクチャ−の詳細を示すブロック図、 第４ａ図は、第２図に示されているＤＲＡＭの詳しい回路図、 第４ｂ図、第４Ｃ図、第４ｄ図および第４ｅ図は、第２図に示すＤＲＡＭの読出 し動作および書込み動作を実行するための制御信号の波形図、 第５図は、第１図に示されているデータ処理装置のためのソフトワエア制御プロ グラムの主な部分のシステムレベルのフローチャートを示す図。

第６図は、第１図に示されているデータ処理装置のサブサイクル時間中のエンジ ン動作パラメータの入力および出力を説明するための図、 第７＆図は、第５図に示されているフォーグラワンドモニタの主なタスクのジ− ステム・フローチャートを示す図。

第７ｂ図は、第２図に示されているランダム・アクセス・メモリに設けられてい る表に格納されている複数の出力パラメータを説明するための図、第７ｃ図は、 第７ａ図に示されているＡＲＩＮＣ出カル−デカル詳細なフローチャートを示す 図、第８図および第９図は、第２図に示されているＤＲＡＭのソフトワエア・セ グメンテーションを説明するための図、 ＠１０図は、第２図に示されているＤＲＡＭのためのエンジンデータ処理装置の サイクル時間中の入力と出力を説明するための図、 第１１Ｉ＆は、第２図に示されているＤＲＡＭのためのルーチンＲＥＳＴＡＲＴ の詳ｉガフローチャートを示す図。

第１２図は、＠１１図に示されているサブルーチンｒＮＩＴの詳細な７ａ−チャ ートを示す図、第１３図は、第７ｃ図に示されているルーチンｃｏｐｙの詳細彦 フローチャー　トを示す図、第１４図は、第７Ｃ図に示されているルーテンＦＩ ＮＩＳＨの詳細なフローチャートを示す図、第１５図は、第７ｃ図に示されてい るルーチンＣ０ＮＴＲ０Ｌの詳細なフローチャートを示す図、第１６図は、第７ Ｃ図に示されて−る丈ブルーテン０ＵＴＰＵＴ　の詳細なフロルチャートを示す 図。

第１７図は、第１１図〜第１６図の種々の場所に示されているサブルーチンＮＥ ＸＴＢＬＫの詳細なフローチャートを示す図。

第１８図は、第１１図〜第１６図の揮々の場所に示されているツ”ブルーチンＬ ＡＳＴＢＬＫの詳細なフローチャートを示す図。

第１９図は、第１１図〜第１６図の種々の場所に示されているサブルーチンＣＫ ＳＵＭの詳細なフローチャートを示す図である。

Ａ　−４１５ｉ４効　７１−レス ＷＥＦＩＧ、　４ｂ Ａｇ　−Ａ１５　ｊ４＃ｙｒ−レス ｏｅ＋ＮＦＩＧ、　４ｄ ＲｏＦＩＧ、　４ｅ ＦＩＧ、　６ ＰＣＴ／ＵＳ８４１００８５４

Claims (1)

【特許請求の範囲】
1. １．　エンジンから複数の動作パラメータを実時間ベースで測定するためのいく つかのセンナを含む測定手段と、測定されたパラメータのフォーマットラリフォ ーマットするためのりフォーマット手段と、リフオーマットされたパラメータを 永久記録装置へ送るための転送手段と、上記測定手段、上記リフオーマント手段 および上記転送手段を制御して、センナからのエンジン特性を周期的に入力し、 かつそれらの粘性を永久記録装置へ周期的に出方するだめの制御手段とを有する エンジンデータ処理装置システムであって、 情報を格納するようにされ、がっ格納分から検索した情報を有するようにされる 格納手段と、エンジン特性を上記永久記録装置へ送る前にエンジン特性を上記格 納手段にロギングするために、上記格納手段を制御する手段と を更に備えるエンジンデータ処理装置システム。 ２、請求の範囲の第１項に記載のエンジンデータ処理装置システムであって、上 記格納手段は、複数のブロックに分割される有限長のメモリを備えるエンジンデ ータ処理装置システム。 ３　請求の範囲の第２項に記載のエンジンデータ処理装置システムであって、 上記ロギング手段は、各エンジン特性ｆ性を上記格納手段の別々のブロックに、 周期的な出力速度で格納するエンジンデータ処理装置システム。 ４、　請求の範囲の第３項に記載のエンジンデータ処理装置システムであって、 上記ロギング手段は、複数のブロックが最初に一杯にされた後で、最も古いエン ジン特性に最も新しいエンジン特性を重ね合わせるエンジンデータ処理装置７ス テム。 ５、　請求の範囲の第４項に記載のエンジンデータ処理装置システムであって、 上記ロギング手段は、特性の格納の後で一連番号語を各メモリブロックに格納し 、上記一連番号は、各ブロックごとに正に増加式せられ、その番号が語の最大を こえた時に＋１で始まるエンジンデータ処理装置システム。 ６、　請求の範囲の第５項に記載のエンジンデータ処理装置システムであって、 上記ロギング手段は特性の格納後に各メモリブロックにチェックサム語を格納し 、そのチェック丈ム語はブロックの残りの語の内容の加算料の否定であるエンジ ンデータ処理装置システム。 ７、　請求の範囲の第１項に記載のエンジンデータ処理装置システムでろって、 上記格納手段を制御する、上記ロギング手段の動作を終らせることにより１組の 格納でれている特性を捕えるための手段であって、捕える動作の時刻を示す第１ の信号に応答する手段を更に備えるエンジンデータ処理装置システム。 ８、請求の範囲の第７項に記載のエンジンデータ処理装置システムであって。 上記第１の信号はオペレータにより制御きれるスイッチにより発生され、かつ特 別な事象が起きたとのオペレータの決定に応じてトグルされるエンジンデータ処 理装置システム。 ９、請求の範囲の第７項に記載のエンジンデータ処理装置システムであって、 上記ｗｃＩの信号は異常状態を検出する自動警報装置により発生されるエンジン データ処理装置システム０ １０　請求の範囲の第７項に記載のエンジンデータ処理装置システムであって、 上記格納手段を制御する。ログされた特性を上記永久記憶装置へ出力する出力手 段であって、出方動作のための時刻を示す第２の信号に応答する出力手段を更に 備えるエンジンデータ処理装置システム。 １１、請求の範囲の第１０項に記載のエンジンデータ処理装置システムであって 。 上記第２の信号はオペレータにより制御されるスイッチにより発生され、かつロ グされた特性を格納すべきというオペレータの決定に応じてトグルされるエンジ ンデータ処理装置システム。 １２、請求の範囲の第１０項に記載のエンジンデータ処理装置システムであって 、　を 上記第２の信号は異常状態を検出する自動訃報装置に応答して発生されるエンジ ンデータ逃理装ｆｉｔシステム。 １３、制御バス、双方向データバス、アドレスバスおよび、直列出力データライ ンをもつマイクロプロセッサを有したマイクロプロセッサをペーストスる情報シ ステム用のダイナミック・ランダム・アクセス・メモリ制御装置であって。 デジタル情報の読出しおよび書込みを行わされるダイナミック・ランダム・アク セス・メモリ装置のアレイであって、上記データバスに接続てれた複数の出力を 持つとともに、上記データバスに接続された複数の入力を持つアレイと； 上記ＤＲＡＭアレイに格納されている情報のりフレツシユを制御するため、上記 ＤＲＡＭアレイから情報を読出すため、および情報を上記ＤＲＡＭアレイに書込 むために上記ＤＲＡＭアレイに作動的に接続されるダイナミック・ランダム・ア クセス・メモリ制御器装置と； ページ語を発生する手段とを備え。 上記ＤＲＡＭ制御器は書込み要求入力端子と、読出し要求入力端子と、アレイの 動作を決定するため、および動作させるべきアレイ内のメモリ場所を決定するた めのアドレス入力端子とを有し、上記ページ語は上記ＤＲＡＭへの複数の上位ア ドレス入力端子へ入力され、上記ＤＲＡＭ制御器の下位アドレス入力端子はアド レスバスに接続され、それによυ上記ＤＲＡＭ制御器をマイクロプロセン丈カア トレスできる複数のハードヮエアベージに分離するダイナミック・ランダム・ア クセス・メモリ制御装置。 １４、請求の範囲の第１３項に記載のＤＲＡＭ制御装置でおって、上記ページ語 発生手段は、 上記ＤＲＡＭ制御装置の上位アドレス入力に接続された複数の出力、上記アドレ スバスに接続された複数のチャンネル選択入力、上記マイクロプロセラ丈直列出 力線に接続されたデータ入力、および、上記制御バスの直列メモリ選択線に接続 されたイネーブル入力を持つマルチプレク丈装置を含み、上記マイクロプロセッ サは、上記メモリ選択線および上記アドレスバスにおける信号に応答して、デー タをマルチプレクサのチャネルおよび出力データ線を介して転送することにより 、前記ページ語をマルチプレクサの出力端子に直列にロードするＤＲＡＭ制御装 置。 １５、請求の範囲の第１４項に記載のＤＲＡＭ制御装置でろって、　ＤＲＡＭア レイ制御器は、データがＤＲＡＭプレイに読込まれ、ＤＲＡＭアレイから読出さ れたのに応答して転送パルスを発生する転送確認出力端子を含み、上記システム は、 上記ＤＲＡＭアレイの出力端子とデータバスの間に配置された３状態バツフアを 四に備え、上記転送確認パルスはバッファのイネーブル入力端子に与えられて、 　ＤＲＡＭアレイからバッファの出力端子へ入力されるデータを保持するＤＲＡ Ｍ制御装置。 １６、請求の範囲の第１５項に記載のＤＲＡＭ制御装置でろって、 マイクロプロセッサから読出し要求信号を発生して、上記ＤＲＡＭ制御器の読出 し要求入力端子へ与えるための手段を更に含むＤＲＡＭ制御装置。 １７、請求の範囲の第１６項に記載のＤＲＡＭ制御装置であって、 上記読出し要求信号はバッファの出力制御入力端子へ与えられて、バッファ出力 端子をデータバスニ接続するＤＲＡＭ制御装置。 １８　請求の範囲の第１７項に記載のＤＲＡＭｌｔｉ制御装置であって、 上記読出し要求信号は、マイクロプロセッサからのメモリアドレス選択信号とデ ータバスの向きがマイクロプロセッサへの向きである信号との一致の論理的組合 わせであるＤＲＡＭ制御装置。 １９　請求の範囲の第１８項に記載のＤ　ＲＡ　Ｍ制御装置であって、 マイクロプロセッサから書込み要求信号を発生して、それをＤＲＡＭ制御器の書 込み要求久方端子へ与える手段を更に含むＤＲＡＭ制御装置。 ２０、請求の範囲の第１９項に記載のＤ　ＲＡ　Ｍ制御装置であって、 上記書込み要求信号は、上記メモリアドレス選択信号と、マイクログロセンテが メモリに書込むことを希望する信号との一致の論理組合わせであるＤＲＡＭ制御 装置。 ２１、エンジンの複数の動作パラメータを実時間で測定するだめの手段と； 測定された動作パラメータを、測定さ九た各パラメータの１直を示す別々の語を 有するデータ表に変換する手段と； そのデータ表を入力周期速度で上記動作パラメータの新しい値により更新する手 段と； 出力チャネルを介して永久データ記録装置と通信す石手段と； 上記データ表からの語を出カ丈イクル速度で上記通信手段へ出力する手段と； 補助メモリ手段と； この補助メモリ手段を制御する制御手段でろって。 上記メモリへ情報を書込み、上記メモリから情報を読出すことができる制御手段 とを備え； この制御手段は、出力手段が前記データ表からの語を出力丈イクル速度で通信し 、それらの語を前記補助メモリに格納する第１のモードに応答し、上記制御手段 は、ある前足の時刻に指令により設定される、制御手段が上記データ表からの語 の上記補助メモリへの格納を継続する第２のモードにまず応答し、 上記制御手段は、特定の時刻に第２の指令により設定される、前記格納されてい る語を出カ丈イクル速度で上記通信手段へ送る第３のモードに応答する実時間リ コール特性手段を有するエンジンデータ処理器システム。