JPS6050695A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS6050695A JPS6050695A JP58158712A JP15871283A JPS6050695A JP S6050695 A JPS6050695 A JP S6050695A JP 58158712 A JP58158712 A JP 58158712A JP 15871283 A JP15871283 A JP 15871283A JP S6050695 A JPS6050695 A JP S6050695A
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- Japan
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明はデータの読み出しおよび省き込みが可能なス
タティック形の半導体記憶装置に関する。
タティック形の半導体記憶装置に関する。
マイクロコンピュータ等に使用される半導体・メモリに
は、固定したデータを記憶するＦＲＯＭ（プログラマブ
ｋ ＲＯＭ ） 、ＭＲＯＭ （７、Ｘ Ｉ ＲＯＭ
）等のＲＯＭと、可変するデータを記憶するＳＲＡＭ（
スタティックＲＡＭ ） 、 ＤＲＡＭ（ｆイナミ、り
ＲＡＭ ）等のＲＡＭとの２種類がある。ここで上記Ｒ
ＯＭには、ソフトウェアのオペレーティングシステムの
ようにシステムのスタートアップ時γでのみ一定の値を
必要とし、ユーザプログラム実行に際しては必らずしも
全体を必要としないデータや、ＩＰＬ（イニシャルプロ
グラムローダ−）の様にスタートアップ時にのみ使用さ
れるプログラムが予め記憶されている場合が少なくない
。
は、固定したデータを記憶するＦＲＯＭ（プログラマブ
ｋ ＲＯＭ ） 、ＭＲＯＭ （７、Ｘ Ｉ ＲＯＭ
）等のＲＯＭと、可変するデータを記憶するＳＲＡＭ（
スタティックＲＡＭ ） 、 ＤＲＡＭ（ｆイナミ、り
ＲＡＭ ）等のＲＡＭとの２種類がある。ここで上記Ｒ
ＯＭには、ソフトウェアのオペレーティングシステムの
ようにシステムのスタートアップ時γでのみ一定の値を
必要とし、ユーザプログラム実行に際しては必らずしも
全体を必要としないデータや、ＩＰＬ（イニシャルプロ
グラムローダ−）の様にスタートアップ時にのみ使用さ
れるプログラムが予め記憶されている場合が少なくない
。
このようにＲＯＭ内にスタートアップ時にのみ使用され
、その後は使用されないようなデータもしくはプログラ
ムを記憶しておくということは、メモリエリアを有効利
用するという観点からみて極めて不都合である。そこで
このようなデータもしくはプログラムをＲＯＭの代りに
ＲＡＭに記憶させることが考えられる。ところが、フリ
ップフロップをデータ記憶手段として持つ従来のスタテ
ィック形のＲＡＭでは電源投入時に内部の記憶状態が一
定とはならないので、 ＲＯＭのように電源投入後に所
定のデータを設定することはできない。
、その後は使用されないようなデータもしくはプログラ
ムを記憶しておくということは、メモリエリアを有効利
用するという観点からみて極めて不都合である。そこで
このようなデータもしくはプログラムをＲＯＭの代りに
ＲＡＭに記憶させることが考えられる。ところが、フリ
ップフロップをデータ記憶手段として持つ従来のスタテ
ィック形のＲＡＭでは電源投入時に内部の記憶状態が一
定とはならないので、 ＲＯＭのように電源投入後に所
定のデータを設定することはできない。
この発明は上記のような事情を考慮してなされたもので
あシ、その目的は、電源投入時に所定のデータパターン
が設定されるようなスタティック形ＲＡＭ方式の半導体
記憶装置を提供することにある。
あシ、その目的は、電源投入時に所定のデータパターン
が設定されるようなスタティック形ＲＡＭ方式の半導体
記憶装置を提供することにある。
この発明による半導体記憶装置は、データ記憶手段とし
てフリップフロップをそれぞれ有するメモリセルの回路
定数の設定によって、電源投入時に各メモリセルに所定
のデータを記憶させ、これによって所定のデータパター
ンが設定されるように構成したものである。
てフリップフロップをそれぞれ有するメモリセルの回路
定数の設定によって、電源投入時に各メモリセルに所定
のデータを記憶させ、これによって所定のデータパター
ンが設定されるように構成したものである。
以下図面を参照してこの発明の一実施例を説明する。第
１図はこの発明に係る半導体記憶装置の全体の構成を示
すブロック図である。図において、１ノはデータ記憶手
段としてフリップ７ｏツｆｆ有するスタティック形のメ
モリセルがＸ方向（たとえば行方向片とＹ方向（たとえ
ば列方向）に々トリクス状に配列されて構成されている
メモリセルマトリクスである。このメモリセルマトリク
ス１１はＸデコーダ１２によってそのＸ方向のメモリセ
ルが選択され、同様にＹデコーダ１３ＶｃよってそのＹ
方向のメモリセルが選択される。データ読み出しの場合
・上記Ｘデコーダ１２とＹデコーダ１３とＫよって選択
されるメモリセルマトリクス１１内のメモリセルからデ
ータ読み出しが行なわれ、読み出されたデータはセンス
アンプ１４で検出される。
１図はこの発明に係る半導体記憶装置の全体の構成を示
すブロック図である。図において、１ノはデータ記憶手
段としてフリップ７ｏツｆｆ有するスタティック形のメ
モリセルがＸ方向（たとえば行方向片とＹ方向（たとえ
ば列方向）に々トリクス状に配列されて構成されている
メモリセルマトリクスである。このメモリセルマトリク
ス１１はＸデコーダ１２によってそのＸ方向のメモリセ
ルが選択され、同様にＹデコーダ１３ＶｃよってそのＹ
方向のメモリセルが選択される。データ読み出しの場合
・上記Ｘデコーダ１２とＹデコーダ１３とＫよって選択
されるメモリセルマトリクス１１内のメモリセルからデ
ータ読み出しが行なわれ、読み出されたデータはセンス
アンプ１４で検出される。
この検出データは入出力回路（Ｉｌｏ ） Ｊ ５に供
給され、この入出力回路１５から前記読み出しデータに
対応したデータが出力される。データ書き込みの場合に
は、上記入出力回路１５から書き込み用データがデータ
書込回路１６に供給され、このデータ書込回路１６の出
力により、上記Ｘデコーダ１２とＹデコーダ１３とによ
りて選択されるメモリセルフトリクス１ノ内のメモリセ
ルにデータ書込が行なわれる。
給され、この入出力回路１５から前記読み出しデータに
対応したデータが出力される。データ書き込みの場合に
は、上記入出力回路１５から書き込み用データがデータ
書込回路１６に供給され、このデータ書込回路１６の出
力により、上記Ｘデコーダ１２とＹデコーダ１３とによ
りて選択されるメモリセルフトリクス１ノ内のメモリセ
ルにデータ書込が行なわれる。
第２図は第１図のメモリセルマトリクス１１内の１つの
メモリセルの構成を示す回路図でろυ、他のメモリセル
もこれと同様に構成されている。このメモリセルはいわ
ゆるＣＭＯ３形のものでちり、ＰチャネルＭＯ８ＦＥＴ
、！ Ｊお裏びＮチャネルＭＯ８ＦＥＴ ２２からなる
ＣＭＯＳインパータスユと、同じくＰチャネルＭＯ８Ｆ
ＥＴ２４およびＮチャネルＭＯＳＦＥＴ ｘ ｓからな
るＣＭＯ瑳インバーター互の入出力端を交互に接続した
フリップフロップ２７が設けられている。そしてこのフ
リノプフロノプＬノの一方のデータ記憶点である上記Ｃ
ＭＯＳインバータＵの出力端２８と一方のデータライン
２９との間にけトランスファゲート用のＮチャネルＭＯ
ＳＦＥＴ 、９０が接続されている。同様に、上記フリ
ップフロツノ二の他方のデータ記憶点である上記ＣＭＯ
Ｓインバータ１１の出力端３１と他方のデータライン３
２との開にもトランスファゲート用のＮチャネルＭＯＳ
ＦＥＴ ３３が接続されている。そして上記２個のトラ
ンスファゲート用のＮチャネルＭＯＳＦＥＴ、９０ 、
３３ （７）各タートハワードライン３４に共通接続さ
れている。また、上記フリップ７０ツブ２７′ｆ：構成
する一方ノＣＭＯＳインバータ２．９内のＰチャネルＭ
Ｏ８ＦＥＴ ２１と高電圧の電源電位ｖＤゎ印加点との
間にはＰチャネルＭＯ８ＦＥＴ ３５が接続され、コ１
７）ＭＯＳＦＥＴ 、１５のダートは上記ＶＤＩ）印加
点に接続されている。
メモリセルの構成を示す回路図でろυ、他のメモリセル
もこれと同様に構成されている。このメモリセルはいわ
ゆるＣＭＯ３形のものでちり、ＰチャネルＭＯ８ＦＥＴ
、！ Ｊお裏びＮチャネルＭＯ８ＦＥＴ ２２からなる
ＣＭＯＳインパータスユと、同じくＰチャネルＭＯ８Ｆ
ＥＴ２４およびＮチャネルＭＯＳＦＥＴ ｘ ｓからな
るＣＭＯ瑳インバーター互の入出力端を交互に接続した
フリップフロップ２７が設けられている。そしてこのフ
リノプフロノプＬノの一方のデータ記憶点である上記Ｃ
ＭＯＳインバータＵの出力端２８と一方のデータライン
２９との間にけトランスファゲート用のＮチャネルＭＯ
ＳＦＥＴ 、９０が接続されている。同様に、上記フリ
ップフロツノ二の他方のデータ記憶点である上記ＣＭＯ
Ｓインバータ１１の出力端３１と他方のデータライン３
２との開にもトランスファゲート用のＮチャネルＭＯＳ
ＦＥＴ ３３が接続されている。そして上記２個のトラ
ンスファゲート用のＮチャネルＭＯＳＦＥＴ、９０ 、
３３ （７）各タートハワードライン３４に共通接続さ
れている。また、上記フリップ７０ツブ２７′ｆ：構成
する一方ノＣＭＯＳインバータ２．９内のＰチャネルＭ
Ｏ８ＦＥＴ ２１と高電圧の電源電位ｖＤゎ印加点との
間にはＰチャネルＭＯ８ＦＥＴ ３５が接続され、コ１
７）ＭＯＳＦＥＴ 、１５のダートは上記ＶＤＩ）印加
点に接続されている。
さらに上記７リツプフロツプ、ｊＬｉヲ構成する他方の
ＣＭＯＳインバータ■内のＰチャネルＭＯ８ＦＥＴ２４
と上記ｖＤＤ印加点との間１／ＣｄＰチャネルＭ）ＳＦ
ＥＴ ３６が接続され、と（０ＭＯ８ＦＥＴ ３６ ノ
グートも上記ｖＤＤ印加点に接続されている。上記２個
のＰチャネ＃ＭＯ３ＦＥＴ３５ 、３６は前記ＣＭＯＳ
インバー ｐ ２．９ ＋ ２６ Ｋ対して所定のイン
ピーダンスを持つインピーダンス手段々して作用する。
ＣＭＯＳインバータ■内のＰチャネルＭＯ８ＦＥＴ２４
と上記ｖＤＤ印加点との間１／ＣｄＰチャネルＭ）ＳＦ
ＥＴ ３６が接続され、と（０ＭＯ８ＦＥＴ ３６ ノ
グートも上記ｖＤＤ印加点に接続されている。上記２個
のＰチャネ＃ＭＯ３ＦＥＴ３５ 、３６は前記ＣＭＯＳ
インバー ｐ ２．９ ＋ ２６ Ｋ対して所定のイン
ピーダンスを持つインピーダンス手段々して作用する。
しかも上記２個のＰチャネルＭＯ３ＦＥＴ 、９５ 、
３６は、チャネル幅を異ならせる等の手段によって、そ
のインピーダンスの値が異なるように設定゛されている
。すなわち、このメモリセルでは、フリップフロップ１
）を構成する２個のＣＭＯＳインバータ２３ 、２６の
電源経路の途中に値が異なるインピーダンス手段として
のＰチャネルＭＤＳＦＥＩＴ ３５ 、３５を挿入する
ようにしたものである。なお、このメモリセルで用いら
れているＭＯＳＦＥＴはすべてエンハンスメント形のも
のであシ、３７，３１ｉけＣＭＯＳインバータ２３．２
６の入力端である。
３６は、チャネル幅を異ならせる等の手段によって、そ
のインピーダンスの値が異なるように設定゛されている
。すなわち、このメモリセルでは、フリップフロップ１
）を構成する２個のＣＭＯＳインバータ２３ 、２６の
電源経路の途中に値が異なるインピーダンス手段として
のＰチャネルＭＤＳＦＥＩＴ ３５ 、３５を挿入する
ようにしたものである。なお、このメモリセルで用いら
れているＭＯＳＦＥＴはすべてエンハンスメント形のも
のであシ、３７，３１ｉけＣＭＯＳインバータ２３．２
６の入力端である。
このような構成において、い寸前記２個のＰチャネルＭ
Ｏ８ＦＥＴ ３５ 、３６ （Ｄうち一方）ＭＯＳＦＥ
Ｔ３５のインピーダンスが他方のＭＯＳＦＥＴ ３６の
それよ勺も大きく設定されているどする。この状態で電
源が投入される。このときＰチャネルｙＤＳＦＥＴ Ｊ
５のインピーダンスがＰヂャネルＭＯ８ＦｌｉＴ ｓ
ｅよりも大きく設定されているので、電源投入後はＣ
ＭＯＳインバーター２６−の出力端３ノの電位はＣＭＯ
Ｓインパター二の出力端２８の電位よシも早く上昇する
。ＣＭＯＳインバータ２６の（５゜ 出力端３）の電位４他方のＣＭＯＳインパータスユの入
力となっているので、この電位がＣＭＯＳＭＯＳインバ
ータ１１しきい値電圧に達すると、ＣＭＯＳＭＯＳＦＥ
Ｔ３内ＯＮチャネｋＭＯ８ＦＥＴ２２がオンする。この
ＭＯＳＦＥＴ ２２がオンすること妬よってＣＭＯＳイ
ンバータＪ」の出力端２８の電位は急速に低電位の電源
電位ｖｓｓに向って放電される。また、上記出力端２８
がＶ、、に向って放電されることによって、ＣＭＯＳイ
ンバータ２６内のＰチャネルＭＯ８ＦＦＪＴ２４がオン
し、これによってＣＭＯＳインバーター２６の出力端３
ノの電位は急速に電位■ＤＤに向って充電される。この
結果、このメモリセルでは電源投入時、ＣＭＯＳインバ
ータ１」の出力端２８がＶ８１！すなわち論理″Ｏ″レ
ベルに、ＣＭＯＳインバータ２６の出力端３ノがｖＩ）
ｆ、すなわち論理″１″レベルとなるようにデータ設定
が行なわれる。これと同様に、他のメモリセルでも前記
２個のＰチャネルＭＯ８ＦＥＴ ３５ 。
Ｏ８ＦＥＴ ３５ 、３６ （Ｄうち一方）ＭＯＳＦＥ
Ｔ３５のインピーダンスが他方のＭＯＳＦＥＴ ３６の
それよ勺も大きく設定されているどする。この状態で電
源が投入される。このときＰチャネルｙＤＳＦＥＴ Ｊ
５のインピーダンスがＰヂャネルＭＯ８ＦｌｉＴ ｓ
ｅよりも大きく設定されているので、電源投入後はＣ
ＭＯＳインバーター２６−の出力端３ノの電位はＣＭＯ
Ｓインパター二の出力端２８の電位よシも早く上昇する
。ＣＭＯＳインバータ２６の（５゜ 出力端３）の電位４他方のＣＭＯＳインパータスユの入
力となっているので、この電位がＣＭＯＳＭＯＳインバ
ータ１１しきい値電圧に達すると、ＣＭＯＳＭＯＳＦＥ
Ｔ３内ＯＮチャネｋＭＯ８ＦＥＴ２２がオンする。この
ＭＯＳＦＥＴ ２２がオンすること妬よってＣＭＯＳイ
ンバータＪ」の出力端２８の電位は急速に低電位の電源
電位ｖｓｓに向って放電される。また、上記出力端２８
がＶ、、に向って放電されることによって、ＣＭＯＳイ
ンバータ２６内のＰチャネルＭＯ８ＦＦＪＴ２４がオン
し、これによってＣＭＯＳインバーター２６の出力端３
ノの電位は急速に電位■ＤＤに向って充電される。この
結果、このメモリセルでは電源投入時、ＣＭＯＳインバ
ータ１」の出力端２８がＶ８１！すなわち論理″Ｏ″レ
ベルに、ＣＭＯＳインバータ２６の出力端３ノがｖＩ）
ｆ、すなわち論理″１″レベルとなるようにデータ設定
が行なわれる。これと同様に、他のメモリセルでも前記
２個のＰチャネルＭＯ８ＦＥＴ ３５ 。
３６のインピーダンスを互いに異ならせることＫより、
電源投入時にそれぞれ所定のデータ設定が行々われる。
電源投入時にそれぞれ所定のデータ設定が行々われる。
したがって、第２図に示すような構成のメモリセルを第
１図のメモリセルマトリクス１１で用いることにより、
このメモリエリア） ＩＪクス１１では電源投入時に各
メモリセルに所定のデータを記憶させることができ、こ
れ妃よって所定のデータパターンが設定される。
１図のメモリセルマトリクス１１で用いることにより、
このメモリエリア） ＩＪクス１１では電源投入時に各
メモリセルに所定のデータを記憶させることができ、こ
れ妃よって所定のデータパターンが設定される。
このため、従来ではＲＯＭに記憶させていたソフトウェ
アのオペレーティングシステムやＩＰＬ等がＲＡＭに記
憶できるようになり、ユーザ側でメモリエリアを有効に
利用することができる・すなわち、この記憶装置はスタ
ティック形ＲＡＭとしての特性を持ちつつマスクＲＯＭ
としての機能も持ち、マスクＲＯＭと共存するスタティ
ック形ＲＡＭヲ１つの装置で実現できる。
アのオペレーティングシステムやＩＰＬ等がＲＡＭに記
憶できるようになり、ユーザ側でメモリエリアを有効に
利用することができる・すなわち、この記憶装置はスタ
ティック形ＲＡＭとしての特性を持ちつつマスクＲＯＭ
としての機能も持ち、マスクＲＯＭと共存するスタティ
ック形ＲＡＭヲ１つの装置で実現できる。
第３図はこの発明の他の実施例によるメモリセルの構成
を示す回路図である。このメモリセルは上記第２図のも
のに代って前記第１図内のメモリセルマトリクスに使用
が可能である。このメモリセルが第２図のものと異なる
点は、インピーダンス手段として用いられる前記Ｐチャ
ネルＰ／ＤｓＦＥＴ ３５ 、．９６の代シに、互いに
インピーダンスが異なるＮチャネルＭＯ，Ｓ、ＦＥＴ
４ Ｊ 、 ４２を２個のＣＭＯＳインバータ２３．２
６の電源経路の途中に挿入するようにしたものである。
を示す回路図である。このメモリセルは上記第２図のも
のに代って前記第１図内のメモリセルマトリクスに使用
が可能である。このメモリセルが第２図のものと異なる
点は、インピーダンス手段として用いられる前記Ｐチャ
ネルＰ／ＤｓＦＥＴ ３５ 、．９６の代シに、互いに
インピーダンスが異なるＮチャネルＭＯ，Ｓ、ＦＥＴ
４ Ｊ 、 ４２を２個のＣＭＯＳインバータ２３．２
６の電源経路の途中に挿入するようにしたものである。
すなわち・一方のＣＭＯＳインバータ２３内のＮチャネ
ルＭＯ８ＦＥＴ ｚ ２と低電位の電源電位Ｖ□印加点
との間に上記ＮチャネルＭＯ８ＦＥＴ ４ Ｊが接続さ
れ・このＭＯＳＦＥＴ ４１のダートはこのＭＯＳＦＥ
Ｔ ４１と前記ＭＯ８ＦＥＴ ２２との直列接続点に接
続されている。
ルＭＯ８ＦＥＴ ｚ ２と低電位の電源電位Ｖ□印加点
との間に上記ＮチャネルＭＯ８ＦＥＴ ４ Ｊが接続さ
れ・このＭＯＳＦＥＴ ４１のダートはこのＭＯＳＦＥ
Ｔ ４１と前記ＭＯ８ＦＥＴ ２２との直列接続点に接
続されている。
捷だ、他方のＣＭＯＳインバータ２６−内のＮチャネル
ＭＯ８ＦＥＴ ２５と上記電位ｖ、８印加点との間に上
記ＮチャネルＭＯ８ＦＥＴ ４２が接続され、このＷＥ
）ＳＦＦ、Ｔ ４２のダートはこのＭＯＳＦＥＴ ４２
と前記ＭＯ８ＦＥＴ ２５との直列接続点に接続されて
いる。
ＭＯ８ＦＥＴ ２５と上記電位ｖ、８印加点との間に上
記ＮチャネルＭＯ８ＦＥＴ ４２が接続され、このＷＥ
）ＳＦＦ、Ｔ ４２のダートはこのＭＯＳＦＥＴ ４２
と前記ＭＯ８ＦＥＴ ２５との直列接続点に接続されて
いる。
この実施例によるメモリセルでも、２個のＮチャネルＭ
Ｏ８ＦＥＴ４１ 、４２のインピーダンスの値を異なら
せることＫよって、電源投入時における２つのＣＭＯＳ
インノクータ３３，２６０出ブバＷ２ Ｂ 、 、９１
における電位の上昇速度を異ならせ、これによって所定
のデータ設定がなされるようにしている。
Ｏ８ＦＥＴ４１ 、４２のインピーダンスの値を異なら
せることＫよって、電源投入時における２つのＣＭＯＳ
インノクータ３３，２６０出ブバＷ２ Ｂ 、 、９１
における電位の上昇速度を異ならせ、これによって所定
のデータ設定がなされるようにしている。
第４図はこの発明のさらに他の実施例によるメモリセル
の構成を示す回路図である。この実施例によるメモリセ
ルが前記第２図のものと異方る点は、インピーダンス手
段として用いられる前記ＰチャネルＭＯ８ＦＥＴ 、９
５ 、３６を設ける代りに、２個のＣＭＯＳイン・々−
タ２３ 、 ！−６の入出力端間に互いに値が異なるイ
ンピーダンス手段としてのＰチャネルＭＯ３ＦＥＴ ４
３ 、４４ ｆ、挿入するようにしたものである。すな
わち、一方のＣＦｌ［）Ｓインバータス」の出力端２８
と他方のＣＭＯＳインバータｌ五の入力端３８との間に
上記ＰチャネルＭＯ８ＦＥＴ ４３が接続され、このＭ
ＯＳＦＥＴ ４．４１のｒ−トはＣＭＯＳインノ々−夕
主１の（ＨブＪ房括２８に接続されている。また他方の
ＣＭＯＳイン・々−タ２６の出力端一３１と一方のＣＭ
ＯＳインノ々−タＢの入力端３７との間に上記Ｐチャネ
ルＭＯ８ＦＥＴ４４が接続され、このＭＯＳＦＥＴ ４
４のデートはＣＭ）Ｓインバータ２６の出力端、７１に
接続されている。
の構成を示す回路図である。この実施例によるメモリセ
ルが前記第２図のものと異方る点は、インピーダンス手
段として用いられる前記ＰチャネルＭＯ８ＦＥＴ 、９
５ 、３６を設ける代りに、２個のＣＭＯＳイン・々−
タ２３ 、 ！−６の入出力端間に互いに値が異なるイ
ンピーダンス手段としてのＰチャネルＭＯ３ＦＥＴ ４
３ 、４４ ｆ、挿入するようにしたものである。すな
わち、一方のＣＦｌ［）Ｓインバータス」の出力端２８
と他方のＣＭＯＳインバータｌ五の入力端３８との間に
上記ＰチャネルＭＯ８ＦＥＴ ４３が接続され、このＭ
ＯＳＦＥＴ ４．４１のｒ−トはＣＭＯＳインノ々−夕
主１の（ＨブＪ房括２８に接続されている。また他方の
ＣＭＯＳイン・々−タ２６の出力端一３１と一方のＣＭ
ＯＳインノ々−タＢの入力端３７との間に上記Ｐチャネ
ルＭＯ８ＦＥＴ４４が接続され、このＭＯＳＦＥＴ ４
４のデートはＣＭ）Ｓインバータ２６の出力端、７１に
接続されている。
この実施例によるメモリセルでは、２個のＰチャネルＭ
Ｏ８ＦＥＴ４ Ｊ 、 ４４のインピーダンスの値を異
ならせることによって、２個のＣＭＯＳインバータ２３
．２６間における入力伝達時の時定数を異ならせ、これ
によって電源投入時にいずれか一方のＣＭＯＳイン／（
−夕が常に先に反転動ｆ［するようにしたもつである。
Ｏ８ＦＥＴ４ Ｊ 、 ４４のインピーダンスの値を異
ならせることによって、２個のＣＭＯＳインバータ２３
．２６間における入力伝達時の時定数を異ならせ、これ
によって電源投入時にいずれか一方のＣＭＯＳイン／（
−夕が常に先に反転動ｆ［するようにしたもつである。
たとえばＰチャネルＭＯ８ＦＥＴ ４ Ｊのインピーダ
ンスをＰチャネルＭＯ３ＦＥＴ ４４のそれよりも大き
く設定することによシ、ＣＭＯＳインパータス！の入力
端３８の電位はＣＭＯＳインバータｎの入力端３７の電
位よりも遅く上昇する。したがって、この場合にはＣＭ
ＯＳインバータ２３が先に反転動作し、この結果、ＣＭ
ＯＳインバータ茸の出力端２８が論理”ｏ”レベルに％
ＣＭＯＳイン／−″−タリの出力端３１が論理″ＩＨレ
ベルとがるようにデータ設定が行なわれる。
ンスをＰチャネルＭＯ３ＦＥＴ ４４のそれよりも大き
く設定することによシ、ＣＭＯＳインパータス！の入力
端３８の電位はＣＭＯＳインバータｎの入力端３７の電
位よりも遅く上昇する。したがって、この場合にはＣＭ
ＯＳインバータ２３が先に反転動作し、この結果、ＣＭ
ＯＳインバータ茸の出力端２８が論理”ｏ”レベルに％
ＣＭＯＳイン／−″−タリの出力端３１が論理″ＩＨレ
ベルとがるようにデータ設定が行なわれる。
第５図はこの発明の異なる他の実施例によるメモリセル
の構成を示す回路図である。上言己第２図ないし第４図
に示す各実施例回路において、２個のＣＭＯＳインバー
タ２３．２６の入力端３７゜３８とｖ６８印加点との間
には寄生的な容量力；存在しており、通常この容量の値
はは１１等しくなっている。そこでこの実施例回路では
、２個のα部インバータ主）、ン互の入力端、ｇ ７
、３ Ｂとｖｓｓ印加点との間に寄生的に存在している
容量（キャＡ’シタンス手段）４５．４６のイ直力；互
いに異なるようにしたものであるＯなお・−ヒｉ己容量
４５．４６の値は２個のＣＭＯＳイン・マークこの実施
例回路において、上記容量４５．４６はＣＭＯＳインバ
ータ２６．２３の出力端３１．２ Ｂに接続されている
状態と等価な状態である。このため、値が大きな方の容
量が接続されているＣＭＯＳインバータの出力端におけ
る電位の上昇速度は他方よシも遅くなり、これによって
電源投入時に所定のデータ設定が行なわれる。
の構成を示す回路図である。上言己第２図ないし第４図
に示す各実施例回路において、２個のＣＭＯＳインバー
タ２３．２６の入力端３７゜３８とｖ６８印加点との間
には寄生的な容量力；存在しており、通常この容量の値
はは１１等しくなっている。そこでこの実施例回路では
、２個のα部インバータ主）、ン互の入力端、ｇ ７
、３ Ｂとｖｓｓ印加点との間に寄生的に存在している
容量（キャＡ’シタンス手段）４５．４６のイ直力；互
いに異なるようにしたものであるＯなお・−ヒｉ己容量
４５．４６の値は２個のＣＭＯＳイン・マークこの実施
例回路において、上記容量４５．４６はＣＭＯＳインバ
ータ２６．２３の出力端３１．２ Ｂに接続されている
状態と等価な状態である。このため、値が大きな方の容
量が接続されているＣＭＯＳインバータの出力端におけ
る電位の上昇速度は他方よシも遅くなり、これによって
電源投入時に所定のデータ設定が行なわれる。
第６図はこの発明の他の実施例によるメモリセルの構成
を示す回路図であり、第２図ないし第５図の場合と同様
ＫＣＭＯ３形のものが示されている。この実施例回路で
は、ＣＭＯＳインバータ２ 、？ 、 ２６−の回路し
きい値ヤ〈圧を互いに異ならせることによって、電源投
入時に所定のデータ設定が行なわれるようにしたもので
ある。たとえば一方のＣＭＯＳインバータ２３の回路し
きい値電圧が他方のＣＭＯＳインバータとのものよシも
小さく設定されている場合、電源投入時には一方のＣＭ
ＯＳインバータ２３が常に先に反転動作しこの結果、
ＣＭＯＳインパータエ２３−の出力端２８が論理″０＃
レベルに、ＣＭＯＳインバータ２６の出力端３ノが論理
″１＃レベルとなるようにデータ設定が行なわれる。
を示す回路図であり、第２図ないし第５図の場合と同様
ＫＣＭＯ３形のものが示されている。この実施例回路で
は、ＣＭＯＳインバータ２ 、？ 、 ２６−の回路し
きい値ヤ〈圧を互いに異ならせることによって、電源投
入時に所定のデータ設定が行なわれるようにしたもので
ある。たとえば一方のＣＭＯＳインバータ２３の回路し
きい値電圧が他方のＣＭＯＳインバータとのものよシも
小さく設定されている場合、電源投入時には一方のＣＭ
ＯＳインバータ２３が常に先に反転動作しこの結果、
ＣＭＯＳインパータエ２３−の出力端２８が論理″０＃
レベルに、ＣＭＯＳインバータ２６の出力端３ノが論理
″１＃レベルとなるようにデータ設定が行なわれる。
第７図ないし第１１図はそれぞれこの発明の他の実施例
に係るメモリセルの構成を示す回路図である。上記第２
図ないし第６図の実施例に係る各メモリセルはいずれも
０ＭＯ８形の場合のものであるが、これはＮチャネルＭ
Ｏ３ＦＦ、Ｔのみを用いたＮＭＯ８形についても実施が
可能である。
に係るメモリセルの構成を示す回路図である。上記第２
図ないし第６図の実施例に係る各メモリセルはいずれも
０ＭＯ８形の場合のものであるが、これはＮチャネルＭ
Ｏ３ＦＦ、Ｔのみを用いたＮＭＯ８形についても実施が
可能である。
すなわち、第７図のメモリセルにはＭＯＳＦＥＴ５１を
負荷ＭＯ８ＦＥＴ 、 ＭＯＳＦＥＴ ５２を駆動ＭＯ
８ＦＥＴとするインバータ且と、ＭＯ８ＦＦＪＴ ５４
を９荷ＭＯ８ＦＥＴ 、 ＭＯＳＦＥＴ ５５ ’ｉ駆
動ＭＯ８ＦＥＴとするイン／り一タ６６の入出力端を交
互に接続したフリップフロップだが設けられている。な
お、第７図におりて前記第２図と対応する箇所には同じ
符号を付してその説明は省略する。
負荷ＭＯ８ＦＥＴ 、 ＭＯＳＦＥＴ ５２を駆動ＭＯ
８ＦＥＴとするインバータ且と、ＭＯ８ＦＦＪＴ ５４
を９荷ＭＯ８ＦＥＴ 、 ＭＯＳＦＥＴ ５５ ’ｉ駆
動ＭＯ８ＦＥＴとするイン／り一タ６６の入出力端を交
互に接続したフリップフロップだが設けられている。な
お、第７図におりて前記第２図と対応する箇所には同じ
符号を付してその説明は省略する。
このような構成のメモリセルにおいて、電源投入時に所
定のデータ設定を行なわせるために、上記２個のインバ
ータ５３．５６内のＭＯＳＦＥＴ５１．５２（Ｄインピ
ーダンスの値が互いに異なるように設定される。
定のデータ設定を行なわせるために、上記２個のインバ
ータ５３．５６内のＭＯＳＦＥＴ５１．５２（Ｄインピ
ーダンスの値が互いに異なるように設定される。
すなわち、このメモリセルでは、フリップフロップ５７
を構成する２個のインｌマー夕５ Ｊ 。
を構成する２個のインｌマー夕５ Ｊ 。
５６の電源経路の途中に値が異なるインピーダンス手段
としてのＭＯＳＦＥＴ ５１ 、５４を挿入するように
したものであり、この場合上記ＭＯ８ＦＥＴ５１．５４
は負荷ＭＯ８ＦＥＴとしての役割も果たしている。
としてのＭＯＳＦＥＴ ５１ 、５４を挿入するように
したものであり、この場合上記ＭＯ８ＦＥＴ５１．５４
は負荷ＭＯ８ＦＥＴとしての役割も果たしている。
第８図のメモリセルでは、第７図中のＭＯＳＦＥＴ５１
．５４のインピーダンスの値は等しく設定し、この代シ
に互いにインピーダンスが異なるＭＯＳＦＥＴ ５８
、５９を駆動用のＭＯＳＦＥＴ５２ 、５５と低電位の
電源電圧ｖＢ８印加点との間に挿入するようにしたもの
である。
．５４のインピーダンスの値は等しく設定し、この代シ
に互いにインピーダンスが異なるＭＯＳＦＥＴ ５８
、５９を駆動用のＭＯＳＦＥＴ５２ 、５５と低電位の
電源電圧ｖＢ８印加点との間に挿入するようにしたもの
である。
第９図のメモリセルでは、前記第４図に示すαび形のメ
モリセルと同様に、ＮＭＯ８形のメモリセルの場合にも
フリップフロップｙを構成する２個のインバーターＬ）
、」の入出力端間に互いに値が異なるインピーダンス手
段としてのＭＯＳＦＥＴ ６０ 、６１を挿入するよう
圧したものである。
モリセルと同様に、ＮＭＯ８形のメモリセルの場合にも
フリップフロップｙを構成する２個のインバーターＬ）
、」の入出力端間に互いに値が異なるインピーダンス手
段としてのＭＯＳＦＥＴ ６０ 、６１を挿入するよう
圧したものである。
第１０図のメモリセルでは、前記第５図に示す０ＭＯ８
形のメモリセルと同様に、ＮＭＯ８形のメモリセルの場
合にもフリップフロップ−Ｌｌ−を構成する２個のイン
バータ」、二の入力端すなわちＭＯＳＦＥＴ ５２ 、
５５のゲートとｖｓＢ印加点との間に寄生的に存在して
いる容量７１．７２の値を互いに興なるように設定した
ものである。
形のメモリセルと同様に、ＮＭＯ８形のメモリセルの場
合にもフリップフロップ−Ｌｌ−を構成する２個のイン
バータ」、二の入力端すなわちＭＯＳＦＥＴ ５２ 、
５５のゲートとｖｓＢ印加点との間に寄生的に存在して
いる容量７１．７２の値を互いに興なるように設定した
ものである。
第１１図のメモリセルでは、前記第６図に示す０ＭＯ８
形のメモリセルと同様に、ＮＭＯＳ形のメモリセルの場
合にもフリップフロップとを構成する２個のインバータ
５３．５６の回路しきい値電圧を互いに異ならせること
によって、電源投入時に所定のデータ設定が行なわれる
ようにしたものである。なお、２個のインバーターＬｌ
。
形のメモリセルと同様に、ＮＭＯＳ形のメモリセルの場
合にもフリップフロップとを構成する２個のインバータ
５３．５６の回路しきい値電圧を互いに異ならせること
によって、電源投入時に所定のデータ設定が行なわれる
ようにしたものである。なお、２個のインバーターＬｌ
。
５６の回路しきい値電圧は駆動用のＭＯＳＦＥＴ、５２
゜５５のしきい値電圧の調整により設定される。
゜５５のしきい値電圧の調整により設定される。
ガお、この発明は上記した実施例に限定されるものでは
なく種々の変形が可能である。たとえばメモリセルとし
ては第２図のものと第４図のものとを組合わせる等の変
形ｆ、 ！こすことが可能である。
なく種々の変形が可能である。たとえばメモリセルとし
ては第２図のものと第４図のものとを組合わせる等の変
形ｆ、 ！こすことが可能である。
以上説明したようＫこの発明によれば２デ一タ記憶手段
としてフリップフロップをそれぞれ有するメモリセルの
回路定数の設定によって。
としてフリップフロップをそれぞれ有するメモリセルの
回路定数の設定によって。
電源投入時に所定のデータ／やターンが設定されるよう
なスタティック形ＲＡＭ方式の半導体記憶装置を提供す
ることができる。
なスタティック形ＲＡＭ方式の半導体記憶装置を提供す
ることができる。
第１図はこの発明に係る半導体記憶装置の全体の構成を
示すブロック図、第２図ないし第１１図はそれぞれ第１
図のメモリセルマトリクス内の１つのメモリセルの構成
を示す回路図である。 １１・・・メモリセルマトリクス、１２・・・Ｘデコー
ダ％ １３・・・Ｙデコーダ、１４・・・センスアンプ
、１５・・・入出力回路、１６・・・データ書込回路、
２．９ 、２６・・・ＣＭＯＳインバータ、２７．５７
・・・フリップフロップ、５３．５６− インバータ。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図 第３図 第４図 第６図 第７図 第８図 第９図 第１０図
示すブロック図、第２図ないし第１１図はそれぞれ第１
図のメモリセルマトリクス内の１つのメモリセルの構成
を示す回路図である。 １１・・・メモリセルマトリクス、１２・・・Ｘデコー
ダ％ １３・・・Ｙデコーダ、１４・・・センスアンプ
、１５・・・入出力回路、１６・・・データ書込回路、
２．９ 、２６・・・ＣＭＯＳインバータ、２７．５７
・・・フリップフロップ、５３．５６− インバータ。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図 第３図 第４図 第６図 第７図 第８図 第９図 第１０図
Claims (8)
- （１） データ記憶手段としてフリップ７０ツノをそれ
ぞれ有し、回路定数の設定によって電源投入時に所定の
データを記憶するように構成されている復数のメモリセ
ルを備え、電源投入時妬所定のデータパターンが設定さ
れるように構成したことを特徴とする半導体記憶装置。 - （２） 前記フリップ７０ツノは人出刃端が交互に接続
されている２個のインバータを（Ｈえている特許請求の
範囲第１項に記載の半導体記憶装置。 - （３）前記インバータが相補ＭＯ３形インバータである
特許請求の範囲第２項忙記載の半導体記憶装置。 - （４） 前記インバータが駆動ＭＯ８）ランジスタと負
荷素子とから構成されている特許請求の範囲第２項に記
載の半導体記憶装置。 - （５） 前記２ 個のインバータの電源紅路の途中に値
が異々るインピーダンス手段を挿入することによって電
源投入時に所定のデータを前記メモリセルに記憶させる
ようにした特許請求の範囲第２項に記載の半導体記憶装
置。 - （６）前記２個のインバータの入出力婦間に互いに値が
外力るインピーダンス手段を挿入することに工って電源
投入時に所定のデータを前記メモリセルに記憶させるよ
うにした特許請求の範囲第２項に記載の半導体記憶装置
。 - （７）前記２個のインバータの回路しきい値電圧を互い
に異ならせることによって電源投入時に所定のデータを
前記メモリセルに記憶させるようにした特許請求の範囲
第２項に記載の半Ｉ、ハ体記憶装置。 - （８） 前記２個のインバータの各入力端と所定電位と
の間に互すに値が異なるキヤ・ぐシタンス手段を挿入す
ることによって電源投入時にノＪｒ定のデータを前記メ
モリセルに記憶させるようにした特許請求の範囲第２項
に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58158712A JPS6050695A (ja) | 1983-08-30 | 1983-08-30 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58158712A JPS6050695A (ja) | 1983-08-30 | 1983-08-30 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6050695A true JPS6050695A (ja) | 1985-03-20 |
Family
ID=15677703
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58158712A Pending JPS6050695A (ja) | 1983-08-30 | 1983-08-30 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6050695A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006285423A (ja) * | 2005-03-31 | 2006-10-19 | Fujitsu Ltd | 半導体集積回路 |
| EP2221829A1 (en) * | 2009-02-18 | 2010-08-25 | Samsung Electronics Co., Ltd. | Static random access memories having carbon nanotube thin films |
| KR20140041358A (ko) * | 2012-09-27 | 2014-04-04 | 세이코 인스트루 가부시키가이샤 | 반도체 기억 회로 |
| JP2017010607A (ja) * | 2016-10-05 | 2017-01-12 | エスアイアイ・セミコンダクタ株式会社 | 不揮発性半導体記憶回路 |
-
1983
- 1983-08-30 JP JP58158712A patent/JPS6050695A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006285423A (ja) * | 2005-03-31 | 2006-10-19 | Fujitsu Ltd | 半導体集積回路 |
| EP2221829A1 (en) * | 2009-02-18 | 2010-08-25 | Samsung Electronics Co., Ltd. | Static random access memories having carbon nanotube thin films |
| JP2010192901A (ja) * | 2009-02-18 | 2010-09-02 | Samsung Electronics Co Ltd | 炭素ナノチューブ薄膜を利用したｓｒａｍ |
| US8796667B2 (en) | 2009-02-18 | 2014-08-05 | Samsung Electronics Co., Ltd. | Static random access memories having carbon nanotube thin films |
| KR20140041358A (ko) * | 2012-09-27 | 2014-04-04 | 세이코 인스트루 가부시키가이샤 | 반도체 기억 회로 |
| JP2014071920A (ja) * | 2012-09-27 | 2014-04-21 | Seiko Instruments Inc | 半導体記憶回路 |
| JP2017010607A (ja) * | 2016-10-05 | 2017-01-12 | エスアイアイ・セミコンダクタ株式会社 | 不揮発性半導体記憶回路 |
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