JPS6314437B2 - - Google Patents
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- Publication number
- JPS6314437B2 JPS6314437B2 JP57161861A JP16186182A JPS6314437B2 JP S6314437 B2 JPS6314437 B2 JP S6314437B2 JP 57161861 A JP57161861 A JP 57161861A JP 16186182 A JP16186182 A JP 16186182A JP S6314437 B2 JPS6314437 B2 JP S6314437B2
- Authority
- JP
- Japan
- Prior art keywords
- word line
- igfet
- power supply
- potential
- logic
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/08—Address circuits; Decoders; Word-line control circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/12—Programming voltage switching circuits
Landscapes
- Read Only Memory (AREA)
- Logic Circuits (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
本発明はデコーダ回路に係り、特に複数個の不
揮発性半導体メモリ素子のうち１個を選択して読
出し、書込みを行なう相補型デコーダに関する。
揮発性半導体メモリ素子のうち１個を選択して読
出し、書込みを行なう相補型デコーダに関する。
従来の不揮発性半導体メモリ素子を用いる半導
体記憶装置やプログラマブル・リード・オンリ・
メモリ（Ｐ ROM）等は、エヌチヤネル（Ｎ―
ch）またはピーチヤネル（Ｐ―ch）型の絶縁ゲ
ート型電界効果トランジスタ（以下IGFET）つ
まり単チヤンネル型IGFETにより構成される。
体記憶装置やプログラマブル・リード・オンリ・
メモリ（Ｐ ROM）等は、エヌチヤネル（Ｎ―
ch）またはピーチヤネル（Ｐ―ch）型の絶縁ゲ
ート型電界効果トランジスタ（以下IGFET）つ
まり単チヤンネル型IGFETにより構成される。
しかし最近、省電力を図るために、不揮発性半
導体メモリ素子を読出す回路や書込む回路を相補
型IGFET（CMOS）により構成する事が試みられ
ている。しかし相補型IGFETの特徴として、デ
コーダ回路のような多入力回路では、構成に要す
るIGFETの数が多く、この事により高速動作に
適さないという欠点がある。
導体メモリ素子を読出す回路や書込む回路を相補
型IGFET（CMOS）により構成する事が試みられ
ている。しかし相補型IGFETの特徴として、デ
コーダ回路のような多入力回路では、構成に要す
るIGFETの数が多く、この事により高速動作に
適さないという欠点がある。
本発明の目的は、構成に要するIGFETの数が
少なく、読出し動作の高速化が実現でき、また書
込電圧をワード線に印加するための回路が簡単化
された相補型のデコーダ回路を提供することにあ
る。
少なく、読出し動作の高速化が実現でき、また書
込電圧をワード線に印加するための回路が簡単化
された相補型のデコーダ回路を提供することにあ
る。
本発明によるデコーダ回路は、複数のアドレス
入力信号を受け、該複数のアドレス入力信号が所
定の状態の時に第１の電源電位を出力し、それ以
外の時には基準電位を出力する多入力論理回路
と、ワード線と、該ワード線に該多入力論理回路
の出力を供給する手段と、該ワード線に接続され
該ワード線がほぼ該第１の電源電位がそれ以上の
時に検出信号を出力する制御手段と、該ワード線
に結合され、前記検出信号に応答して該ワード線
に該第１の電源電位よりも値の大きい第２の電源
電位を印加する手段とを有することを特徴とす
る。
入力信号を受け、該複数のアドレス入力信号が所
定の状態の時に第１の電源電位を出力し、それ以
外の時には基準電位を出力する多入力論理回路
と、ワード線と、該ワード線に該多入力論理回路
の出力を供給する手段と、該ワード線に接続され
該ワード線がほぼ該第１の電源電位がそれ以上の
時に検出信号を出力する制御手段と、該ワード線
に結合され、前記検出信号に応答して該ワード線
に該第１の電源電位よりも値の大きい第２の電源
電位を印加する手段とを有することを特徴とす
る。
本発明によれば、多入力論理回路自体は第１の
電源電位をワード線に供給すれば良く、この多入
力論理回路の回路は簡単なものとすることができ
る。他方、書込み電圧として用いられる第２の電
源位はワード線が選択されて第１の電源電位にな
つている時に多入力論理回路とは別個の制御手
段、供給手段によつて供給される。このため第２
の電源電位をワード線に印加するためにはデコー
ダ等の多入力論理回路をワード線毎に別個に設け
る必要がない。
電源電位をワード線に供給すれば良く、この多入
力論理回路の回路は簡単なものとすることができ
る。他方、書込み電圧として用いられる第２の電
源位はワード線が選択されて第１の電源電位にな
つている時に多入力論理回路とは別個の制御手
段、供給手段によつて供給される。このため第２
の電源電位をワード線に印加するためにはデコー
ダ等の多入力論理回路をワード線毎に別個に設け
る必要がない。
次に本発明を図面を用いて詳細に説明する。
第１図は本発明の実施例の３入力のデコーダ回
路を示す回路である。図において、Ｐ―ch型
IGFET Ｍ１，Ｍ２、及びＮ―ch型IGFET Ｍ
３，Ｍ４等から構成され、二つのアドレス入力信
号Ａ１，Ａ２が印加されている２入力NAND回
路の出力点１は、アドレス入力信号Ａ１及びＡ２
が論理１（読出し電源電圧Vccの＋5Vに相当）
の時だけ、論理０（接地電源に相当）になり、ア
ドレス入力信号Ａ１，Ａ２が他の論理状態では、
出力点１は全て論理１になる。この出力点１を入
力とし、Ｐ―ch型IGFET Ｍ５、Ｎ―ch型
IGFET Ｍ６の２つのIGFET等から構成される
相補型論理回路のうち一方のIGFET Ｍ６は、ソ
ース接地とし、他方のIGFET Ｍ５はソースをア
ドレス入力信号Ａ３とし、双方のドレインをそれ
ぞれ共通接続し、これを相補型論理回路の出力と
する。また、この相補型論理回路の出力（出力点
２）をドレインとし、前記アドレス信号Ａ３とは
逆論理なアドレス信号３をゲート入力とし、ソ
ースを接地電源とするIGFET Ｍ７をIGFET Ｍ
１〜Ｍ７は全体としてデコーダ機能を遂行する多
入力論理回路を構成する。
路を示す回路である。図において、Ｐ―ch型
IGFET Ｍ１，Ｍ２、及びＮ―ch型IGFET Ｍ
３，Ｍ４等から構成され、二つのアドレス入力信
号Ａ１，Ａ２が印加されている２入力NAND回
路の出力点１は、アドレス入力信号Ａ１及びＡ２
が論理１（読出し電源電圧Vccの＋5Vに相当）
の時だけ、論理０（接地電源に相当）になり、ア
ドレス入力信号Ａ１，Ａ２が他の論理状態では、
出力点１は全て論理１になる。この出力点１を入
力とし、Ｐ―ch型IGFET Ｍ５、Ｎ―ch型
IGFET Ｍ６の２つのIGFET等から構成される
相補型論理回路のうち一方のIGFET Ｍ６は、ソ
ース接地とし、他方のIGFET Ｍ５はソースをア
ドレス入力信号Ａ３とし、双方のドレインをそれ
ぞれ共通接続し、これを相補型論理回路の出力と
する。また、この相補型論理回路の出力（出力点
２）をドレインとし、前記アドレス信号Ａ３とは
逆論理なアドレス信号３をゲート入力とし、ソ
ースを接地電源とするIGFET Ｍ７をIGFET Ｍ
１〜Ｍ７は全体としてデコーダ機能を遂行する多
入力論理回路を構成する。
次に、前記相補型論理回路の出力点２とワード
線WLとの間にデプレーシヨン型IGFET Ｍ８を
設け、これを書込み信号によりゲート制御す
る。更に、ワード線WLを入力とし、書込み時に
高電圧となる書込み用電源Vppと接地間に接続さ
れたＰ―ch型IGFET Ｍ９、Ｎ―ch型IGFET Ｍ
１０を含む別の相補型反転論理回路を設ける。こ
の回路の出力（出力点３）を入力とし、ソースを
書込み用電源Vppとし、ドレインをワード線WL
に接続してなるＰ―ch型IGFET Ｍ１１を設けて
いる。尚、負荷容量C1はワード線WLに付加する
容量である。まず二つのアドレス入力信号Ａ１，
Ａ２のうちどちらかが論理０で出力点１の電位が
論理１の場合、IGFET Ｍ５がオフ、IGFET Ｍ
６がオン状態になり、アドレス入力信号A3の入
力状態にかかわらず、出力点２の電位は論理０に
なる。読出し状態では書込み信号は読出し用
電源電圧Vccの電位、書込み用電源電圧Vppは読
出し用電源電圧Vccと同電位に設定する。このた
め、デプレーシヨン型Ｍ８は読出し状態では常に
オンになり、ワード線WLの電位は出力点２と同
電位である接地電位になる。このワード線WLの
電位が論理１から論理０に放電に要する時間は、
IGFET Ｍ６，Ｍ８のコンダクタンスgmと負荷
容量C1により決定される。ワード線WLの電位が
論理０に決まると、IGFET Ｍ９がオン、
IGFET Ｍ１０がオフになり、出力点３の電位は
論理１になり、IGFET Ｍ１１はオフになり、書
込み用電源電圧Vppからワード線WLへの電流は
遮断される。
線WLとの間にデプレーシヨン型IGFET Ｍ８を
設け、これを書込み信号によりゲート制御す
る。更に、ワード線WLを入力とし、書込み時に
高電圧となる書込み用電源Vppと接地間に接続さ
れたＰ―ch型IGFET Ｍ９、Ｎ―ch型IGFET Ｍ
１０を含む別の相補型反転論理回路を設ける。こ
の回路の出力（出力点３）を入力とし、ソースを
書込み用電源Vppとし、ドレインをワード線WL
に接続してなるＰ―ch型IGFET Ｍ１１を設けて
いる。尚、負荷容量C1はワード線WLに付加する
容量である。まず二つのアドレス入力信号Ａ１，
Ａ２のうちどちらかが論理０で出力点１の電位が
論理１の場合、IGFET Ｍ５がオフ、IGFET Ｍ
６がオン状態になり、アドレス入力信号A3の入
力状態にかかわらず、出力点２の電位は論理０に
なる。読出し状態では書込み信号は読出し用
電源電圧Vccの電位、書込み用電源電圧Vppは読
出し用電源電圧Vccと同電位に設定する。このた
め、デプレーシヨン型Ｍ８は読出し状態では常に
オンになり、ワード線WLの電位は出力点２と同
電位である接地電位になる。このワード線WLの
電位が論理１から論理０に放電に要する時間は、
IGFET Ｍ６，Ｍ８のコンダクタンスgmと負荷
容量C1により決定される。ワード線WLの電位が
論理０に決まると、IGFET Ｍ９がオン、
IGFET Ｍ１０がオフになり、出力点３の電位は
論理１になり、IGFET Ｍ１１はオフになり、書
込み用電源電圧Vppからワード線WLへの電流は
遮断される。
書込み状態では、IGFET Ｍ１１は書込み電圧
＋25Vが印加され、書込み信号が論理０にな
るが、IGFET Ｍ８がデプレーシヨン型のため、
出力点２の電位が論理０の場合、IGFET Ｍ８は
オン状態になり、ワールド線WLの電位は出力点
２と同様の接地電位となる。
＋25Vが印加され、書込み信号が論理０にな
るが、IGFET Ｍ８がデプレーシヨン型のため、
出力点２の電位が論理０の場合、IGFET Ｍ８は
オン状態になり、ワールド線WLの電位は出力点
２と同様の接地電位となる。
二つのアドレス入力信号A1，A2が共に論理１
の時だけ、出力点１の電位は論理０になり、
IGFET Ｍ５がオン、IGFET Ｍ６がオフにな
り、アドレス入力信号A3の入力状態により、ワ
ード線WLの電位は決定する。アドレス入力信号
A3が論理１の場合、IGFET Ｍ７はオフになり、
出力点２の電位はアドレス入力信号A3の電位と
同電位である論理１即ち電源Vccの電位になる。
の時だけ、出力点１の電位は論理０になり、
IGFET Ｍ５がオン、IGFET Ｍ６がオフにな
り、アドレス入力信号A3の入力状態により、ワ
ード線WLの電位は決定する。アドレス入力信号
A3が論理１の場合、IGFET Ｍ７はオフになり、
出力点２の電位はアドレス入力信号A3の電位と
同電位である論理１即ち電源Vccの電位になる。
読出し状態では書込み信号が論理１である
ため、IGFET Ｍ８がオンして、ワード線WLは
出力点２と同電位である論理１になる。ワード線
WLの電位が論理１に決まる事により、IGFET
Ｍ９がオフ、IGFET Ｍ１０がオン、IGFET Ｍ
１１がオンになる。IGFET Ｍ９，Ｍ１０で構成
されるインバータはワード線WLが選択されてほ
ぼVccかそれ以上の時に接地レベルを出力し、ほ
ぼワード線が接地レベルの時にVppレベルを出力
する制御回路である。IGFET Ｍ１１は制御回路
が接地レベルの検出出力を生じた時にワード線
WLにVppを印加する供給回路である。
ため、IGFET Ｍ８がオンして、ワード線WLは
出力点２と同電位である論理１になる。ワード線
WLの電位が論理１に決まる事により、IGFET
Ｍ９がオフ、IGFET Ｍ１０がオン、IGFET Ｍ
１１がオンになる。IGFET Ｍ９，Ｍ１０で構成
されるインバータはワード線WLが選択されてほ
ぼVccかそれ以上の時に接地レベルを出力し、ほ
ぼワード線が接地レベルの時にVppレベルを出力
する制御回路である。IGFET Ｍ１１は制御回路
が接地レベルの検出出力を生じた時にワード線
WLにVppを印加する供給回路である。
ワード線WLの電位を論理０から１にするのに
要する時間は、IGFET Ｍ５，Ｍ８のコンダクタ
ンスgmと負荷容量C1とにより決定される。また、
書込み状態では書込み信号が論理０になるこ
とにより、IGFET Ｍ８のソースに＋5V、ゲー
トに0Vが印加されるため、オフになり書込み用
電源電圧Vppから読出し用電源電圧Vccへの電流
路は遮断され、ワード線WLは書込み用電源電圧
Vppの電位になる。なお、IGFET Ｍ８のしきい
値電圧VTは前記条件ソースに＋5V、ゲートに0V
印加した場合IGFET Ｍ８がオフする条件を満す
のに必要な値−5V以下である必要がある。
要する時間は、IGFET Ｍ５，Ｍ８のコンダクタ
ンスgmと負荷容量C1とにより決定される。また、
書込み状態では書込み信号が論理０になるこ
とにより、IGFET Ｍ８のソースに＋5V、ゲー
トに0Vが印加されるため、オフになり書込み用
電源電圧Vppから読出し用電源電圧Vccへの電流
路は遮断され、ワード線WLは書込み用電源電圧
Vppの電位になる。なお、IGFET Ｍ８のしきい
値電圧VTは前記条件ソースに＋5V、ゲートに0V
印加した場合IGFET Ｍ８がオフする条件を満す
のに必要な値−5V以下である必要がある。
詳しく説明すると、IGFET Ｍ５がオンにな
り、出力点２の電位が電源電圧＋5Vになると、
ワード線WLの電位はIGFET Ｍ８を介して充電
され、IGFET Ｍ８がオフになる電位まで上昇す
る。この時のワード線WLの電位はIGFET Ｍ８
のしきい値電圧VTの絶対値になる。これにより
IGFET Ｍ１０がオンして出力点３の電位は下
り、IGFET Ｍ１１がオンになり、ワード線WL
の電位は書込み用電源電圧Vppから充電され上昇
し、IGFET Ｍ８がオフである事より、IGFET
Ｍ１乃至Ｍ７により構成される読出し回路から遮
断され、最終的には書込み用電源電圧Vppの電位
（＋25v）になる。
り、出力点２の電位が電源電圧＋5Vになると、
ワード線WLの電位はIGFET Ｍ８を介して充電
され、IGFET Ｍ８がオフになる電位まで上昇す
る。この時のワード線WLの電位はIGFET Ｍ８
のしきい値電圧VTの絶対値になる。これにより
IGFET Ｍ１０がオンして出力点３の電位は下
り、IGFET Ｍ１１がオンになり、ワード線WL
の電位は書込み用電源電圧Vppから充電され上昇
し、IGFET Ｍ８がオフである事より、IGFET
Ｍ１乃至Ｍ７により構成される読出し回路から遮
断され、最終的には書込み用電源電圧Vppの電位
（＋25v）になる。
次に出力点１が論理０で、アドレス入力信号
A3が論理０の場合IGFET Ｍ７がオンして、出
力点２が論理０になるため、ワード線WLの電位
は論理０になる。
A3が論理０の場合IGFET Ｍ７がオンして、出
力点２が論理０になるため、ワード線WLの電位
は論理０になる。
以上のように、読出し時の充放電時間は、それ
ぞれIGFET Ｍ５，Ｍ８のgm、IGFET Ｍ６，
Ｍ８のgmの大きさにより決定され、本発明では
IGFET Ｍ８がデプレーシヨン型で、更にゲート
電圧が読出し用電源電圧Vccの電圧であるため、
IGFET Ｍ８のgmは大きい。このため、充放電
時間は小さく、高速動作が可能になる。
ぞれIGFET Ｍ５，Ｍ８のgm、IGFET Ｍ６，
Ｍ８のgmの大きさにより決定され、本発明では
IGFET Ｍ８がデプレーシヨン型で、更にゲート
電圧が読出し用電源電圧Vccの電圧であるため、
IGFET Ｍ８のgmは大きい。このため、充放電
時間は小さく、高速動作が可能になる。
また、書込み時はIGFET Ｍ８により、書込み
用電源電圧Vppから読出し用電源電圧Vccへの電
流路を遮断する事ができるため、読出しに必要な
回路と書込みに必要な回路とを容易に分離するこ
とができる。この事により、高速読出し動作が要
求される回路を高い耐圧を必要としない最小チヤ
ンネル長のIGFETにより構成する事が可能にな
る。本発明では電圧Vppを選択されたワード線
WLに印加するための回路は各ワード線毎に３つ
のFET Ｍ９〜Ｍ１１で構成でき、かつ直流電流
路も生じない構成である。このため少ない素子で
かつ簡単な構成で実現できる。
用電源電圧Vppから読出し用電源電圧Vccへの電
流路を遮断する事ができるため、読出しに必要な
回路と書込みに必要な回路とを容易に分離するこ
とができる。この事により、高速読出し動作が要
求される回路を高い耐圧を必要としない最小チヤ
ンネル長のIGFETにより構成する事が可能にな
る。本発明では電圧Vppを選択されたワード線
WLに印加するための回路は各ワード線毎に３つ
のFET Ｍ９〜Ｍ１１で構成でき、かつ直流電流
路も生じない構成である。このため少ない素子で
かつ簡単な構成で実現できる。
また、出力点１の出力をアドレス入力信号A3，
A3により２つに分離するため、アドレス入力信
号A1，A2の2NAND回路をワード線出力数の半
分で済ます事ができる。
A3により２つに分離するため、アドレス入力信
号A1，A2の2NAND回路をワード線出力数の半
分で済ます事ができる。
この事によりデコーダ回路を構成するに要する
IGFETの数を少なくする事が可能になる。本実
施例ではアドレス入力信号A3，3で２つに分離
したが、４つまたは８つのように分離する数が大
きければ大きい程、構成するに要するIGFETの
数は従来と比較して少なくなる。
IGFETの数を少なくする事が可能になる。本実
施例ではアドレス入力信号A3，3で２つに分離
したが、４つまたは８つのように分離する数が大
きければ大きい程、構成するに要するIGFETの
数は従来と比較して少なくなる。
なお、本実施例のデコーダ回路では、定常的な
消費電力はほとんどないため、省電力化に適す
る。
消費電力はほとんどないため、省電力化に適す
る。
このように、本発明によれば、構成するに要す
るIGFETが多い多入力回路をワード線出力数本
に対して１個構成するだけでよいため、ワード線
出力が多い程構成するに要するIGFETの数が従
来と比較して少なくてすむ。また、本発明によれ
ば、デプレーシヨン型IGFETを用いる事により
読出し動作の高速化が可能で、書込み動作でのワ
ード線出力は書込み電圧から読出し電圧への電流
路が遮断されるため、電圧降下が起こらず書込み
電圧が充分出る。
るIGFETが多い多入力回路をワード線出力数本
に対して１個構成するだけでよいため、ワード線
出力が多い程構成するに要するIGFETの数が従
来と比較して少なくてすむ。また、本発明によれ
ば、デプレーシヨン型IGFETを用いる事により
読出し動作の高速化が可能で、書込み動作でのワ
ード線出力は書込み電圧から読出し電圧への電流
路が遮断されるため、電圧降下が起こらず書込み
電圧が充分出る。
本発明は以上のような利点があり、特に大容量
メモリを設計するのに非常に大きな効果がある。
メモリを設計するのに非常に大きな効果がある。
第１図は本発明の実施例のデコーダ回路を示す
回路である。 尚図において、Ｍ１，Ｍ２，Ｍ５，Ｍ９，Ｍ１
１…Ｐ―ch型IGFET、Ｍ３，Ｍ４，Ｍ６，Ｍ７，
Ｍ１０…Ｎ―ch型IGFET、Ｍ８…ｎ―chデプレ
ーシヨン型IGFET、A1，A2，A3，3…アドレ
ス入力信号、…書込み信号、WL…ワード線、
Vcc…読出し用電源電圧、Vpp…書込み用電源電
圧、１，２，３…出力点、C1…負荷容量。
回路である。 尚図において、Ｍ１，Ｍ２，Ｍ５，Ｍ９，Ｍ１
１…Ｐ―ch型IGFET、Ｍ３，Ｍ４，Ｍ６，Ｍ７，
Ｍ１０…Ｎ―ch型IGFET、Ｍ８…ｎ―chデプレ
ーシヨン型IGFET、A1，A2，A3，3…アドレ
ス入力信号、…書込み信号、WL…ワード線、
Vcc…読出し用電源電圧、Vpp…書込み用電源電
圧、１，２，３…出力点、C1…負荷容量。
Claims (1)
- １ 複数のアドレス入力信号を受け、該複数のア
ドレス入力信号が所定の状態の時に第１の電源電
位を出力し、それ以外の時には基準電位を出力す
る多入力論理回路と、ワード線と、該ワード線に
該多入力論理回路の出力を供給する手段と、該ワ
ード線に接続され該ワード線がほぼ該第１の電源
電位かそれ以上の時に検出信号を出力する制御手
段と、該ワード線に結合され、前記検出信号に応
答して該ワード線に該第１の電源電位よりも値の
大きい第２の電源電位を印加する印加手段とを有
し、該制御手段は入力が該ワード線に接続された
インバータを有し、該印加手段は第２の電源電位
と該ワード線との間に電流路が接続されたＰチヤ
ンネル型電界効果トランジスタを有することを特
徴とするデコーダ回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57161861A JPS5952497A (ja) | 1982-09-17 | 1982-09-17 | デコ−ダ回路 |
| GB08324782A GB2127642B (en) | 1982-09-17 | 1983-09-15 | Programmable memory circuit |
| US06/532,923 US4583205A (en) | 1982-09-17 | 1983-09-16 | Programmable memory circuit with an improved programming voltage applying circuit |
| US06/788,367 US4697106A (en) | 1982-09-17 | 1985-10-16 | Programmable memory circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57161861A JPS5952497A (ja) | 1982-09-17 | 1982-09-17 | デコ−ダ回路 |
Related Child Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61231484A Division JPS62234297A (ja) | 1986-09-29 | 1986-09-29 | プログラム電圧供給回路 |
| JP62119737A Division JPS6323297A (ja) | 1987-05-15 | 1987-05-15 | 信号線駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5952497A JPS5952497A (ja) | 1984-03-27 |
| JPS6314437B2 true JPS6314437B2 (ja) | 1988-03-30 |
Family
ID=15743349
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57161861A Granted JPS5952497A (ja) | 1982-09-17 | 1982-09-17 | デコ−ダ回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US4583205A (ja) |
| JP (1) | JPS5952497A (ja) |
| GB (1) | GB2127642B (ja) |
Families Citing this family (33)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5952497A (ja) * | 1982-09-17 | 1984-03-27 | Nec Corp | デコ−ダ回路 |
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