JPS6052059A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6052059A JPS6052059A JP58160125A JP16012583A JPS6052059A JP S6052059 A JPS6052059 A JP S6052059A JP 58160125 A JP58160125 A JP 58160125A JP 16012583 A JP16012583 A JP 16012583A JP S6052059 A JPS6052059 A JP S6052059A
- Authority
- JP
- Japan
- Prior art keywords
- oxide film
- polycrystalline silicon
- silicon layer
- gate
- thermal oxide
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
Landscapes
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置の製造方法に関するもので、特に多
結晶シリコンの熱酸化膜をゲート酸化膜として用いる半
導体装置の製造に使用されるものである。
結晶シリコンの熱酸化膜をゲート酸化膜として用いる半
導体装置の製造に使用されるものである。
絶縁ゲート型電界効果トランジスタにおいては、第１図
の断面図に示すような２重ゲート構造が採用されること
があ石。これは、シリコン半導体基板／中にソース領域
コおよびドレイン領域３を形成しこれらの間の基板上に
第１の絶縁膜≠を介して多結晶シリコンの第１のゲート
電極！、さらにその上に第２の絶縁膜６を介して第コの
ゲート電極７を形成したものであり、ｒは隣接素子との
境界をなす素子間分離酸化膜（フィールド酸化膜）であ
る。このような一重ゲート構造においては第１のゲート
は電源に接続されずいわゆるフローティン／ （浮遊）
状態になっているのでフローティ：ｙ！ｆ−トド、第一
のゲートはフローティン７ゲートに対してソース−ドレ
イン間のなだれ現象による電荷注入を制御することがで
きるため制御ゲートと称され、この２重ゲート構造はＦ
ｔＰＦｔＯＭ（ＥｒａＦ３ａｂｌｅ Ｐｒｏ１７ｒａｍ
ｍａｂｌｅ ＲＯＭ）、ＥＥＰＦｔＯＭ（Ｅｌｅｃｔｒ
ｉｃａｌｌｙ Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒ
ａｍｍａｂｌｅ ＥＯＭ ）などの不揮発性メモリに使
用される。
の断面図に示すような２重ゲート構造が採用されること
があ石。これは、シリコン半導体基板／中にソース領域
コおよびドレイン領域３を形成しこれらの間の基板上に
第１の絶縁膜≠を介して多結晶シリコンの第１のゲート
電極！、さらにその上に第２の絶縁膜６を介して第コの
ゲート電極７を形成したものであり、ｒは隣接素子との
境界をなす素子間分離酸化膜（フィールド酸化膜）であ
る。このような一重ゲート構造においては第１のゲート
は電源に接続されずいわゆるフローティン／ （浮遊）
状態になっているのでフローティ：ｙ！ｆ−トド、第一
のゲートはフローティン７ゲートに対してソース−ドレ
イン間のなだれ現象による電荷注入を制御することがで
きるため制御ゲートと称され、この２重ゲート構造はＦ
ｔＰＦｔＯＭ（ＥｒａＦ３ａｂｌｅ Ｐｒｏ１７ｒａｍ
ｍａｂｌｅ ＲＯＭ）、ＥＥＰＦｔＯＭ（Ｅｌｅｃｔｒ
ｉｃａｌｌｙ Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒ
ａｍｍａｂｌｅ ＥＯＭ ）などの不揮発性メモリに使
用される。
この２重ゲート構造を得るには次のような方法が使用さ
れる。いま、ｎチャネルＭＯ８とすれば、Ｐ型シリコン
半導体基板ｌを高温雰囲気中にさらしてシリコン熱酸化
膜を形成し、写真蝕刻法を使って素子間分離酸化膜の各
領域となる場所をエッテンダし選択酸化を行うことによ
ってフィールドる／ Ｘ １０” ｔｙｎ−３〜Ｊ Ｘ
１０２１０２ｏ”程度のリンを拡散させた後、表面熱
酸化を行って熱酸化膜を約／１０θ°Ｃの雰囲気中で約
／ｊＯ（７Ａの厚さに形成し、熱酸化膜弘および乙、多
結晶シリコン層ｊをソース領域およびドレイン領域とな
る部分が露出するように工、テンｊを行い、ヒ素イオン
を注入してソース領の上に第一のゲート７をアルミニウ
ム等で形成する。
れる。いま、ｎチャネルＭＯ８とすれば、Ｐ型シリコン
半導体基板ｌを高温雰囲気中にさらしてシリコン熱酸化
膜を形成し、写真蝕刻法を使って素子間分離酸化膜の各
領域となる場所をエッテンダし選択酸化を行うことによ
ってフィールドる／ Ｘ １０” ｔｙｎ−３〜Ｊ Ｘ
１０２１０２ｏ”程度のリンを拡散させた後、表面熱
酸化を行って熱酸化膜を約／１０θ°Ｃの雰囲気中で約
／ｊＯ（７Ａの厚さに形成し、熱酸化膜弘および乙、多
結晶シリコン層ｊをソース領域およびドレイン領域とな
る部分が露出するように工、テンｊを行い、ヒ素イオン
を注入してソース領の上に第一のゲート７をアルミニウ
ム等で形成する。
このように形成された２重ゲート構造における多結晶シ
リコン層Ｊと熱酸化膜ｔとの境界および熱酸化膜ｔの表
面は熱酸化温度が十分に高いため第１図■の部分拡大図
に示すようになめらかとなっている。
リコン層Ｊと熱酸化膜ｔとの境界および熱酸化膜ｔの表
面は熱酸化温度が十分に高いため第１図■の部分拡大図
に示すようになめらかとなっている。
しかしながら、近年のように半導体装置のデバイス寸法
の微小化が進むと、第一のゲート７のゲート絶縁膜とな
る熱酸化膜ｔの形成はより低温すなわち１ｏｏｏ ’ｃ
以下の温度で行われるようになっている。これに伴なっ
て形成される熱酸化膜の厚さは低下すると共に、酸化膜
成長の際酸化膜に粘性がないためストレスが緩和されず
酸化が均一に行われないので、多結晶シリコン層ｊと熱
酸化膜ｔとの境界および熱酸化膜乙の表面は、第１図■
の部分拡大図に示すように凹凸が大きくなる。このよう
に凹凸が多いと突起部において電界集中が起り、この熱
酸化膜乙のリーク特性が低下する。したがって２重ゲー
ト構造を使用する不揮発メモリにおいてこのような状態
が生じた場合には、フローティングゲート（第１のゲー
ト）内にソース−ドレイン間のなだれ現象によって注入
された電子が早く失われることからデータの保持特性が
劣化するという問題がある。
の微小化が進むと、第一のゲート７のゲート絶縁膜とな
る熱酸化膜ｔの形成はより低温すなわち１ｏｏｏ ’ｃ
以下の温度で行われるようになっている。これに伴なっ
て形成される熱酸化膜の厚さは低下すると共に、酸化膜
成長の際酸化膜に粘性がないためストレスが緩和されず
酸化が均一に行われないので、多結晶シリコン層ｊと熱
酸化膜ｔとの境界および熱酸化膜乙の表面は、第１図■
の部分拡大図に示すように凹凸が大きくなる。このよう
に凹凸が多いと突起部において電界集中が起り、この熱
酸化膜乙のリーク特性が低下する。したがって２重ゲー
ト構造を使用する不揮発メモリにおいてこのような状態
が生じた場合には、フローティングゲート（第１のゲー
ト）内にソース−ドレイン間のなだれ現象によって注入
された電子が早く失われることからデータの保持特性が
劣化するという問題がある。
本発明は上記問題点に鑑み、デノ々イス寸法の微細化と
プロセスの低温化が進んでも制御ゲートとフローティン
７ゲート間のリーク特性、特に不揮発メモリにおけるデ
ータ保持特性の劣化を招かない２重ゲート構造の半導体
装置の製造方法を提供することを目的とする。
プロセスの低温化が進んでも制御ゲートとフローティン
７ゲート間のリーク特性、特に不揮発メモリにおけるデ
ータ保持特性の劣化を招かない２重ゲート構造の半導体
装置の製造方法を提供することを目的とする。
上記目的達成のため、本発明においては、第１のゲート
電極となる不純物を注入した多結晶シリコン層を熱酸化
し、これにより形成された熱酸化膜をゲート酸化膜とし
てその上に第２のゲート電極を形成する半導体装置の製
造方法において、多結晶シリコン層への不純物注入量を
、ｔＸ／θ”ｔＭ−３以上とし、この熱酸化温度を７０
０ないし１０００″Ｃとしており、低い熱酸化温度でも
不純物が熱酸化膜に粘性を与えることからなめらかな表
面となるためリーク特性の良い高密度半導体装置の製造
を可能にするものである。
電極となる不純物を注入した多結晶シリコン層を熱酸化
し、これにより形成された熱酸化膜をゲート酸化膜とし
てその上に第２のゲート電極を形成する半導体装置の製
造方法において、多結晶シリコン層への不純物注入量を
、ｔＸ／θ”ｔＭ−３以上とし、この熱酸化温度を７０
０ないし１０００″Ｃとしており、低い熱酸化温度でも
不純物が熱酸化膜に粘性を与えることからなめらかな表
面となるためリーク特性の良い高密度半導体装置の製造
を可能にするものである。
以下第２図を参照しながら本発明の一実施例を詳細に説
明する６図示する半導体装置はｎチャネルのｌＰＲＯＭ
であって、第２図（ａ）に示すようにＰ型基板コｌを
用い第１のゲート絶縁膜２３および素子間分離酸化膜ｎ
を形成し、さらにこれらの上全体に多結晶シリコン層、
２４ｔを例えばＯＶ Ｄ （ｃｈｓｍｉ−ｃａＩＶａｐ
ｏｒ Ｄｅｐｏｓｉｔｉｏｎ ）法によって形成する。
明する６図示する半導体装置はｎチャネルのｌＰＲＯＭ
であって、第２図（ａ）に示すようにＰ型基板コｌを
用い第１のゲート絶縁膜２３および素子間分離酸化膜ｎ
を形成し、さらにこれらの上全体に多結晶シリコン層、
２４ｔを例えばＯＶ Ｄ （ｃｈｓｍｉ−ｃａＩＶａｐ
ｏｒ Ｄｅｐｏｓｉｔｉｏｎ ）法によって形成する。
ここまでの製造方法は従来例と全く同じである。
次にこの多結晶シリコン層、２＋に公知の拡散技術を用
いてリンをＩ ×１０” ｃｍ−８の濃度で拡散させる
。
いてリンをＩ ×１０” ｃｍ−８の濃度で拡散させる
。
次に２３０″Ｃの雰囲気中でこの多結晶シリコン層μの
表面を熱酸化し、第２図（１，）に示すような熱酸化膜
Ｈを形成する。この熱酸化＠、２左が形成される過程で
多結晶シリコン層、！り中のリン原子が熱酸化膜に取り
込まれてその粘度を下げ流動性を向上させる。しだがっ
て熱酸化膜表面５従来の１１００°Ｃより低くても熱酸
化膜おの表面および熱酸化膜３と多結晶シリコン層評と
の境界面は十分になめらかとなる０ 次に、熱酸化膜お、多結晶層コク、熱酸化膜コ３をソー
ス領域およびドレイン領域となる部分が露出するように
エラチン？し、ヒ素イオンを拡散させて第２図（Ｃ）に
示すようにソース領域２７およびドレイン領域２ｇを形
成する。最後に第２のゲート電極２６を熱酸化膜ｊの上
にアルミニウム等により形成して半導体装置が完成する
。
表面を熱酸化し、第２図（１，）に示すような熱酸化膜
Ｈを形成する。この熱酸化＠、２左が形成される過程で
多結晶シリコン層、！り中のリン原子が熱酸化膜に取り
込まれてその粘度を下げ流動性を向上させる。しだがっ
て熱酸化膜表面５従来の１１００°Ｃより低くても熱酸
化膜おの表面および熱酸化膜３と多結晶シリコン層評と
の境界面は十分になめらかとなる０ 次に、熱酸化膜お、多結晶層コク、熱酸化膜コ３をソー
ス領域およびドレイン領域となる部分が露出するように
エラチン？し、ヒ素イオンを拡散させて第２図（Ｃ）に
示すようにソース領域２７およびドレイン領域２ｇを形
成する。最後に第２のゲート電極２６を熱酸化膜ｊの上
にアルミニウム等により形成して半導体装置が完成する
。
このような方法によって製造された半導体装置は、第２
のゲート（制御ゲート）のゲート絶縁膜となっている熱
酸化膜Ｊは熱酸化温度が低いため従来の／！１００λよ
りも薄いｔｏｏｐ、程度となっているにもかかわらず、
第３図の７ラフに示すように多結シリコン層中のリン濃
度が３ｘ１０″０ｃｒｎ−３を越えると電界強度は高い
値で安定するという結果が得られた。
のゲート（制御ゲート）のゲート絶縁膜となっている熱
酸化膜Ｊは熱酸化温度が低いため従来の／！１００λよ
りも薄いｔｏｏｐ、程度となっているにもかかわらず、
第３図の７ラフに示すように多結シリコン層中のリン濃
度が３ｘ１０″０ｃｒｎ−３を越えると電界強度は高い
値で安定するという結果が得られた。
以上の実施例においては、ｎチャネルのＢＦＲＯＭを想
定し多結晶シリコン層にリンを拡散させるようにしたが
、多結晶シリコン層にホウ素を拡散させるようにしても
よく、またＰチャネルの半導体装置においても同様な結
果が得られる。
定し多結晶シリコン層にリンを拡散させるようにしたが
、多結晶シリコン層にホウ素を拡散させるようにしても
よく、またＰチャネルの半導体装置においても同様な結
果が得られる。
以上のような本発明にかかる半導体装置の製造方法によ
れば、第１のゲート電極とがる不純物を注入した多結晶
シリコン層を熱酸化し、これにより形成された熱酸化膜
をゲート酸化膜としてその上に第２のゲート電極を形成
する半導体装置の製造方法において不純物の注入量をｊ
×１０ｔ０ｃｒｎ１以上とし、多結晶シリコン層の熱酸
化温度を７００〜７０００″Ｃとしており、熱酸化時に
多結晶シリコン層に注入された不純物が熱酸化膜に対し
て流動性を与えることにより熱酸化膜表面がなめらかに
なり電界集中が起らないためこの熱酸化膜のリーク特性
が向上する。したがってこの製造方法をＢＦＲＯＭ等の
不揮発メモリに適用した場合にはデータの保持特性が向
上し高信頼化を図ることができる。また熱酸化温度が低
いため、高密度の半導体装置の製造に適するものである
。
れば、第１のゲート電極とがる不純物を注入した多結晶
シリコン層を熱酸化し、これにより形成された熱酸化膜
をゲート酸化膜としてその上に第２のゲート電極を形成
する半導体装置の製造方法において不純物の注入量をｊ
×１０ｔ０ｃｒｎ１以上とし、多結晶シリコン層の熱酸
化温度を７００〜７０００″Ｃとしており、熱酸化時に
多結晶シリコン層に注入された不純物が熱酸化膜に対し
て流動性を与えることにより熱酸化膜表面がなめらかに
なり電界集中が起らないためこの熱酸化膜のリーク特性
が向上する。したがってこの製造方法をＢＦＲＯＭ等の
不揮発メモリに適用した場合にはデータの保持特性が向
上し高信頼化を図ることができる。また熱酸化温度が低
いため、高密度の半導体装置の製造に適するものである
。
第１図は本発明の対象であるλつのゲートを有する半導
体装置の構造を示す断面図、第２図は本発明にかかる半
導体装置の製造方法の工程を示す工程図、第３図は本発
明による熱酸化膜の耐圧向上の効果を示す多結晶シリコ
ン層中のリン濃度と電界強度との関係を表わすグラフで
ある。 コ／・・・基板、３・・・熱酸化膜、コク・・・多結晶
シリコン層、２Ｓ・・・熱酸化膜、２６・・・第２のゲ
ート電極。 出願人代理人 猪 股 清 ５３ 図
体装置の構造を示す断面図、第２図は本発明にかかる半
導体装置の製造方法の工程を示す工程図、第３図は本発
明による熱酸化膜の耐圧向上の効果を示す多結晶シリコ
ン層中のリン濃度と電界強度との関係を表わすグラフで
ある。 コ／・・・基板、３・・・熱酸化膜、コク・・・多結晶
シリコン層、２Ｓ・・・熱酸化膜、２６・・・第２のゲ
ート電極。 出願人代理人 猪 股 清 ５３ 図
Claims (1)
- 【特許請求の範囲】 ／、基板の上に絶縁膜を介して第１のゲート電極となる
多結晶シリコン層を形成し、この多結晶シリコン層に不
純物を注入し、この多結晶シリコン層を熱酸化して熱酸
化膜を形成し、この熱酸化膜をゲート絶縁膜としてその
上に第２のゲート電極を形成する半導体装置の製造方法
において、 前記多結晶シリコン層への前記不純物の注入量をｊ ×
１０！０ｃｙａ ”以上とし、前記多結晶シリ；ン層の
熱酸化温度を７００ないし１ｏｏｏ’ｃとしたことを特
徴とする半導体装置の製造方法。 −０基板がＰ型基板であり、不純物がリンである特許請
求の範囲第７項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58160125A JPS6052059A (ja) | 1983-08-31 | 1983-08-31 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58160125A JPS6052059A (ja) | 1983-08-31 | 1983-08-31 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6052059A true JPS6052059A (ja) | 1985-03-23 |
Family
ID=15708404
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58160125A Pending JPS6052059A (ja) | 1983-08-31 | 1983-08-31 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6052059A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6477174A (en) * | 1987-09-18 | 1989-03-23 | Toshiba Corp | Manufacture of semiconductor device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5394780A (en) * | 1977-01-14 | 1978-08-19 | Hitachi Ltd | Manufacture of semiconductor device |
| JPS5582451A (en) * | 1978-12-14 | 1980-06-21 | Fujitsu Ltd | Manufacture of semiconductor device |
-
1983
- 1983-08-31 JP JP58160125A patent/JPS6052059A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5394780A (en) * | 1977-01-14 | 1978-08-19 | Hitachi Ltd | Manufacture of semiconductor device |
| JPS5582451A (en) * | 1978-12-14 | 1980-06-21 | Fujitsu Ltd | Manufacture of semiconductor device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6477174A (en) * | 1987-09-18 | 1989-03-23 | Toshiba Corp | Manufacture of semiconductor device |
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