JPS6016457A - 集積回路構造 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明は、ＰチャンネルとＮチャンネルと両方の絶縁ｒ
−）電界″効果トランジスタを含む集積回路（ＣＭＯ８
集積回路）に関する。

〈従来技術〉 ０ＭＯ８技術の長所は、よく研究され、確立されてきて
いる。Ｎチャンネルトランジスタの上にＰチャンネルト
ランジスタを重ねる垂直構造は、領域利用の経済性の向
上に非常に有効であり高密度のメモリや論理回路への応
用価値が高い。しかしながら、今までに開発されたスタ
ック形ＣＭＯ８構造の最大の欠点は、基板上に作られる
Ｐチャンネル装置が下のＮチャンネル装（至）とセルフ
ァラインで形成することができない点であった。（同、
基板内の装置とその上に形成する装置の導電形は相補関
係で変更可能であるがここでは一般的であるＮチャンネ
ル基板装置とＰチャンネル基板上装置に関し説明する。

） 従来技術の０ＭＯ８！！！造技術の最大の利点は、ソー
スとドレインを形成する注入工程でゲートの存在によっ
てダート下の基板表面は注入の影響をうけない為ソース
とドレイン注入領域のドライブインを行った後にゲート
の下には、ソースとげレイン領域の間に挾まれる低レベ
ルにドーピングされる（Ｐ形）の領域が自動的にセルフ
ァラインで形成される点である。この領域は、装置のチ
ャンネル領域を画定するのでｒ−）と基板装置のチャン
ネルはセルファラインで形成される。

しかしながら、基板上に作る装置のＰチャンネル領Ｈハ
％　’ｌ’　−）　（７）　パターン形成とは別の工程
で形成され他のマスクを使うかもしくは注入工程等によ
り形成される為に共通ゲートとＰチャンネル領域とを整
合させることは困難であり不整合となりやすかった。

〈発明が解決しようとする問題点〉 従って、シリコン基板内のＮチャンネル装置とポリシリ
コン層で作るＰチャンネル装−との両方をアドレスする
為に単一のｒ−トｔｔ捺を使用する構成による場合に、
Ｐ形装置のチャンネル領域の位置を上記共通ｒ−）層に
自動的に整合させることが必要となるが従来技術では、
これを実現する方法は存在しなかった。自動的に整合さ
せることが不可能であれは微細な幾何学的寸法を持つ装
置での構成では、不整合がおこりやすく、集積化が困難
になるということを意味する。また、ゲートとチャンネ
ル領域との位置あわせが不整合であると、ポリシリコン
装置の直列抵抗が上がってしまう。従来技術のポリシリ
コン装置はそれ自体既に直列抵抗が高いのでこのような
問題は非常に深刻である。さらにダートとチャンネル領
域とが不整合になると、チャンネル長が短くなりすぎシ
ョートチャンネル効果が過度に起こりやすくなってしま
うので、閾値における動作が不正確に（即ちターンオフ
動作が甘くなる）なってしまう。更にターンオフが不正
確になるということ自体が従来技術のポリシリコン装置
自体の問題点であり、この潜在的に存在するポリシリコ
ン装置固有の欠点をさらに悪化させないことが非常に重
要である。故に、単一ゲートで２以上の装置を制御する
形式の構成をスタック形ＣＭＯＳで形成することはでき
なかった。

故に本発明の目的は、単結晶半導体内にチャンネル領域
を持つＭＯＳ）ランジスタと多結晶半導体チャンネル領
域を持・つそれぞれのトランジスタとの全てに共通ケ９
−ト層がセルレアラインするスタック形ＣＭ、Ｏ８構造
を提供することである。

また、本発明の他の目的は、共通ゲート電極がＮチャン
ネルトランジスタと少くとも１つのＰチャンネルトラン
ジスタとの両方にセル７アラインで形成される装置を提
供することである。

本発明は、Ｎチャンネル装置のみならずＰチャンネル装
置も良好なターンオフ％性を得られるスタック形ＣＭＯ
８構造を提供することである。

本発明は、特にポリシリコントランジスタで良好なター
ンオフ％性が得られるスタック形ＣＭＯＢ構成を提供す
ることである。

本発明の他の目的は、ポリシリコントランジスタ内の直
列抵抗を許容範囲内に下げたスタック形ＣＭＯ８構成を
提供することである。

く問題を解決する為の手段〉 第１導電形ソース及びドレイン領域とこれら領域との間
に形成される基板トランジスタと上記基板トランジスタ
の上記チャンネル領域上に形成され、基板表面に対し蔭
ぼ垂直な壁部を有する絶縁ゲート電極と 上記トランジスタのソース上から上記ケゞ−トの第１の
壁部なおおい上記デートの頂面をおおい上記ゲートの第
２の壁部なおおい上記基板トランジスタのドレインをお
おって上置一基板トランジスタの上から連続してのびる
薄いポリシリコン層とから成る集積回路構成であって、
上記ゲートの壁部近傍に１０１８／ｃＩｒＬ２以下のド
ーパント碇度を有するチャンネル部分が形成される上記
薄いポリシリコン層を有し 上記薄いポリシリコン層の上目ピチャンネル部分は５０
０Ｘ未満の厚さの絶縁層によって分離され上記薄いｄ？
　ＩＪシリコン層の上記チャンネル部分のドーピングレ
ベルは上記薄いポリシリコン層の残り分のドーパント濃
度より一桁分小さい値を持ち 上記薄いポリシリコン層の上記残り部分は第２の導電形
にドーピングされている集積回路構造を提供する。

また本発明のＣＭＯ８集秩回路構造の製造工程では、 半導体基板を提供し ほぼ垂直な壁部を有するｒ−ト１ｆｉｌ極を上記基板上
に形成し、 上記基板及び上記ｒ−）！極から絶縁され、上記基板及
び上記電極を実質的に等角におおう薄いポリシリコン層
を提供し 上記薄いポリシリコン層内に１０１８／ｃＩｆＬ３未満
の第１の濃度のドーパント不純物を導入し上記第１のド
ーパント濃度の少（とも１０倍め値である第２の濃度で
上記ぼりシリコン層の注入を行い、上記注入は、上記デ
ー）１極の厚さ全体に上記薄いポリシリコン層の厚さを
加えた深さま　。

で達するように制御する工程を行い、０ＭＯ８装置を形
成する。

く作用〉 上記の様な構成では、薄いポリシリコン層内に形成スル
チャンネル領域がゲートの側壁面と絶縁物層を介し整合
して形成されるので、ポリシリコン装置の直列抵抗が下
がり、良好な特性を持つようになる。故に、基板上のポ
リシリコン装置も有効に利用できる実際的な０ＭＯ８装
置を提供できる。

また本発明の第２の主旨である新規な製造工程では、絶
縁層を介し上記基板及びｒ−ト層の上に薄いポリシリコ
ン層を形成し、上記デー）Ｋ極によってできる段差に壁
部絶縁物を残し、これを注入工程のマスクとして使いテ
ートと整合してチャンネル領域を間に形成するソース／
ドレイン注入を行うので、従来の他のマスクを使う工程
より工程が簡単でかつゲートと基板上のチャンネルとの
整合が可能となる。

〈実施例〉 本発明の第１の実施例は第１図に示される。図において
、Ｎチャンネル基板内トランジスタはＮ十ポリシリコン
ゲート電極１８の壁部に沿って形成される２つの直列に
接続されたサブミクロンの幾何学的寸法を持つＰチャン
ネルポリシリコン装置１４及び１６といっしょに整合さ
せて形成される。Ｐチャンネルトランジスタ１４及び１
６は、第２レベルのポリシリコン層に形成される。この
工程で形成する第２レベルのポリシリコン層はゲート電
極１８の形成される第ルベルのポリシリコン層より薄く
なくてはならない。

次に、基板内にＮチャンネルトランジスタ１２を作る場
合の標準的なシリコンｒ−）形成技術である一連の処理
が行われる。第２のポリシリコン層はパターン形成され
、Ｐチャンネル領域２２とするのに適する様に高エネル
ギーの注入工程によって注入される。この後絶縁物層を
成長させ、異方性エツチングによってポリシリコン層の
ｒ−ト壁部付近の部分に薄い絶縁物層２０を残す。この
壁部に沿った絶縁物残部２０は、この後のＰ十注人工程
で与えられる異軸成分（不純物）が尋人されるのな防ぐ
為チャンネル領域２２となる部分のポリシリコン層をお
おうマスクとして働く。次のＰ十注入工程及びそのｒラ
イプインを行うことによって壁部に沿って形成するＰチ
ャンネルトランジスタのソース及びドレインを形成する
。この注入によって形成した高レベルにドーピングされ
た領域２４が２つのチャンネル領域２２を接続している
ことに注意してほしい。（これは第２図に等価回路図で
示される。）チャンネル領域２２の長さは適度に短いの
で、装置全体の直列抵抗が大きすぎる値を示すことはな
い。

直列抵抗を下げる為更にケイ化物層２６を設けることが
できる。このケイ化物層は、例えばチタニウム金属をデ
ポジットし、構造を加熱しチタニウムとポリシリコンを
反応させ、反応をおこさなかったチタニウム金属をエツ
チングするといったような既知の方法で形成される。こ
のような実施例では、壁部酸化物領域２０はケイ化物が
チャンネル領域２２０間に形成され両領域を短絡させる
欠陥の発生の防止にも役立つ。

第１図の構造は、それ自体第２図の吟価回路図で示す配
線の１個の完全なＣＭＯＳインバータであることに注意
しなければならない。即ち、Ｐ十領域２８が第１の供給
電圧に接続され、Ｎ十拡散領域３２が第２の供給電圧に
接続され、ｙ＋ｒ−ト１８に入力信号が与えられると、
Ｐ十領域３ｏをＮ十拡散領域３４に接続しているノード
にｃＭｏ　ｓインバータの出力が発生する。

しかしながら当業者であれは、本発明は一般的に応用可
能なＣＭＯＳ回路を構成するブロックを開示するもので
あって、非常に広い範囲に於るこの他の回路で利用する
ことができる。例えば、Ｐチャンネル装＃１４及び１６
はＳ　ＲＡＭのセルの中の負荷構成素子として使用可能
であることが理解されるはずである。このようなＳＲＡ
Ｍセルを作るマスクのレイアウトは第４図に示す。

この配置図は、本発明に従ったＳ　ＲＡＭセルの例を示
すが、これが本発明を利用する唯一のＳＲＡＭに関する
実施例であることを意味するのではない。

ここでは単に説明としてのみこの図を示す。このセルと
等価回路図は第２図に示され、このセルはまった〈従来
技術の０ＭＯ８ＳＲＡλ４セル即ち、２つのパストラン
ジスタを通して一対の相補ビット線に接続されるクロス
カップルドＣＭＯ８であることが理解できることと思う
。

第１図の装置構造の製造工程はこれからさらに詳しく説
明する。以下の詳細な説明は本発明の構成を製造し使用
する上で現在考慮される中で最良の形式を説明するもの
であり、本発明の構成要件の一部ではない。

第１ポリ層の形成までの工程は第３図に示す様に全〈従
来技術通りで処理される。即ち、モート電界酸化物の成
長層のパターン形成及び第ルベルのポリ層のデポジショ
ン、ドーピング及びパターン形成を行いＮ＋ｔＪ域３２
．３４を形成する注入が行われる。好ましくは、基板は
、（例えば）略々３〜６Ω儂の抵抗率のＰ型の（１００
）’Ｕ料が用いられる。好ましくは、第１のポリ層１８
は、（例えは）６５００Ｘの厚さを持ち、高いドーバン
ト濃度を持つように７．ｃるまでドーピングされたＰＯ
Ｃ７３を使う。第１のポリ層１８は異方性エツチングが
行なわれ、基板表面に対し実質的に垂直な壁部を持ちゲ
ート１８を形成する。

次にＮ＋ゲート構成１８は、２段階の酸化工程で酸化処
理が行なわれる。これは、第６ｂ図に示される。第１の
酸化工程は、（例えば）６０分間、９００℃の温度で純
酸素にさらすことによって実行される。この酸化工程に
よってこれからデポジットされるポリシリコンに通常で
きるでこぼこをとり除くのでこの酸化物層はすぐとり除
かれる。

第２の酸化工程は、１６分間５％のＨＣｌ　（塩酸）を
含む１０００℃の酸素にさらす方法を使う。この２段階
の酸化工程で形成される酸化物層は次に形成される薄い
ポリシリコン層と同じ厚を持つ。

以下は、第１図に示す完成した構造を参考し、説明する
。この酸化工程のあとですぐにホットウォール反応炉を
用いて１２５０Ｘのポリシリコン層のデポジションを行
い、９００℃の水蒸気内で短時間のアニーリングが行わ
れる。次に１００ｋｅ■のエネルギーで１×１０１２／
ｃｒｒＬ２の濃度のＢＦ２注入が行われる。これによっ
てＰチャンネル装置のチャンネル２２となる第２のポリ
層のドーパント濃度は１０１１７α３まで上けられる。

デポジットされた後最初にドーピングが行われた上記第
１ポリ層１８より薄い第２ポリ層はここでパターン形成
されエツチングが行われる。第ルベルのポリ層の不要な
箇所の壁部等に第２のポリ層の残留物が残らないように
、好ましくはこの段階で等方性のポリシリコンエツチン
グが行われることに注意してほしい。好ましくは等方性
ポリシリコンエツチングは、ウェットエツチング工程又
は、高圧プラズマエツチング工程を用いて行われる。

次に全体的に１０００ＸのＬＰＣＶＤ酸化物層がデポジ
ットされる。この酸化物層が壁部なおおう酸化物残留部
分２０になる。この酸化物層はさらに２０分間、酸素中
でアニーリングにかけられ、異方性エツチングによって
平らな表面上から酸化物はきれいにとり除かれる。この
時、ゲート１８があるためエツチングの際に付近の酸化
物は除去されないため、壁部に沿って酸化物の残部２０
が形成される。好ましくは注入工程の間ゲート領域をお
おっておくために、さらに＜５５０ＸのＬＰＣＶＤ酸化
物層がデポジットされる。

次に、比較的低いエネルギーを用いるがドーパント濃度
の高い注入を行って最初にデポジットした第２レベルの
ポリ層内にソース及びドレイン領域２８．２９．３０を
形成する。この注入工程は、ドーパントがチャンネル領
域２２内まで侵入することがないように低いエネルギー
レベルで行う。

本発明の好ましい実施例では、この注入工程は、１００
ｋｅＶのエネルギーで１０１５／ｃｎＬ２のドースのニ
フツ化ボロンが注入される。これによって露出している
第２のポリ層の部分２８．２９．３０のドーピング濃度
は、はぼ１０１ｇ／ｃｒ／Ｌ３の値まで上けられる。次
にこの注入工程は３０分間８００℃のアルゴンガス内で
３０分間アニーリングされる。

この時、領域２８．２９の不純物がゲート壁部近傍まで
拡散するよう距離を制御するのでチャンネルの一端）−
！、’７”−）位置と整合する。また、先に行つた注入
は、ポリシリコン層の厚さ分だけに距離を制御してあっ
た為、ゲート上の酸化物の厚さく即ちポリシリコンの厚
さ）分のみ後の熱処理で拡散しチャンネルの他端もちょ
うどｒ−）位置に整合する。（第１図） ケイ化物層をＰ＋ポリシリコン層の上に形成する場合、
この選択しうる追加工程はこの時点で実行しなければな
らない。しかしながら、この工程は、本発明の好ましい
実施例の要素の一部ではない。

ここで水素添加が行われる。本発明の好ましし１実施例
では、ウェファ−な水素プラズマ内でアニーリング処理
し、粒界に存在するダングリングｙＪｆｆンドのパッシ
ベーション（不動態化処理）を行う。

これによってトラップの密度が減少し、Ｐチャンネル装
置は、さらに良好な装置特性を示すようになる。本発明
の好ましい実施例では、直径約２０インチ（５０，８ｃ
ｍ）のサメセゾターを持ちこれに６００ワツト交流電力
を与える標準的なｙＪ？ラレルプレートプラズマ反応器
が使用される。この中の水素の気圧は１トルで２０００
　ＳＣＣ’Ｍの流量で流れる。好ましくは、水素添加は
６００°Ｃの温度で６０分間続けられる。

水素添加工程は、装置の性能を著しく向上させることが
できる。即ち、水素添加パッシベーションによってポリ
シリコンのチャンネル内の移動度は向上し、漏出電流は
低減させることができる。

水素添加工程の後の工程では、長期間にわたる高温処理
工程を行なわないことが好ましい。長時間にわたって続
ける必要のある高温処理工程又は、中間温度処理工程は
いずれもポリシリコン層からの水素が離脱するという現
象す起こしやすくするのでポリシリコン装置層の特性を
劣下させてしまうからである。

中間レベルの酸化物（ＭＬＯ）がここでデポジットされ
る。そして本発明の好ましい実施例では、○ＣＤスピン
オンガラスを使用してリンケイ酸材料が約６５００Ｘの
厚さまでデポジットされ、スライスはＯＣＤガラスから
溶剤がとり除かれるのに充分な時間、低温（例えば３０
０°Ｃ）のベーキングが行われる。

選択的に、中間層の絶縁物層の表面を滑らカ・にする処
理には、他の技術も使用ｎ」能である。例えば従来のリ
ンケイ酸ガラス又はボロンリンケイ酸ガラスをデポジッ
トしレーザーリフローする方法を用いることができる。

゛選択的に低温で形成する中間の誘電材料層には、有機
制料を使うこともできる。中間誘電材料層に用いる有機
材料の例としては、ポリイミド又はＰＩＱがある。

次に、電極パターンのカッティングカー行われ２、金属
層がデポジットされパターンｌＪり形成される。

最後の工程における改変は、電極のシフタ１ノンク゛工
程に関するものである。好ましい実施例で１まことで使
用される金属は１チのシリコンを含むアルミニウムであ
り９０００Ｘの厚さまでス／ヤツタｌ」ングによって提
供される。そして電極のシフタ１Ｊングは、４００℃の
温度の水素中で１０分間行Ｊ−）れる。この電極シンタ
υング工程は、普通より低い温度で及び／又は通常より
短（・期間にわ、たって行われる。水素の脱出が起らな
（・ような勾策を講しることは好ましいがその為の処理
工程は、本実施例の必須の要件ではない。

〈発明の効果〉 当業者であれは容易に理解できるであろうが、従来スタ
ック型のＣＭＯＳ構成にすることによって装置領域の経
済性を向上させることは種々考えられてきたが、基板内
の装置と基板上の装置とをセルファラインで形成し共通
のチートナ形成する方法はなかった。本発明の装置では
６つの装置が１つのｒ−）を使用することによって装置
領域を節約できるだけでな〈従来抵抗が高く特性が悪か
った基板上の装置も、ｒ−トとぴったり一致することで
抵抗を許容範囲内で保ちかつ水素添加によりポリシリコ
ンチャンネルの特性を向上させることができる。

ここに示す装置表面形状は特定のものを示すわけでも特
定の処理やその手順を示そうとするわけでもなく、集積
回路の種々のレイアウトと関連して様々な改変、修正が
可能である。故に本発明の概念は、添付特許請求の範囲
にのみ限定されるものである。同基板上のポリシリコン
層内に作るトランジスタの特性に関するこの他の情報は
米国特許出願第５０５，１５６号に示されており、これ
をこの中でも参考として用いている。

【図面の簡単な説明】

第１図は、本発明に従う装置の実施例の断面図である。 階を示す図である。 第４図は、本発明に従うＳＲＡＭセルのレイアウトを示
す平面図である。 代理人　浅　村　皓 ｖ５５ ＦＩν、２ Ｆｔ’り、３σ ’ｉｇ、３ｂ 父Ａ１１ｌｌｌＥａ　ｆｉｇ、４

Claims (1)

1. 【特許請求の範囲】 （１）　第１導電形のソース及びドレイン領域と上記ソ
   ース及びドレイン領域の間に位置するチャンネルとな持
   つ基板トランジスタと、 はぼ垂直な壁部を持つ上記基板トランジスタの上記チャ
   ンネル領域上に形成される絶縁ダート電極と、 上記基板トランジスタのソース領域の表面上から、上記
   ｒ−）の第１の壁側部なおおい、上記デートの第２の壁
   側部をおおい、上記基板トランジスタのドレインをおお
   って広がる薄いポリシリコン層とを有する集積回路構造
   において、−上記薄いポリシリコン層は上記デートの壁
   部近傍に１０１８未満のドーパント濃度を持つチャンネ
   ル部分を有し、上記薄いポリシリコン層のチャンネル部
   分は、５００Ｘ未満の厚さの絶縁物層によって上記ゲー
   トから分離されていて、 上記薄いポリシリコン層のチャンネル部分は、薄いポリ
   シリコン層のそれ以外の残り部分のドーパント濃度より
   少くとも一桁小さい値のドーパントレベルで形成されて
   いる上記集積回路構造。 （２）上記構造において、上記ポリシリコンチャンネル
   領域が少くとも５　Ｘ　１０１６／ｃｍ”のドーパント
   濃度を有する特許請求の範囲第１項の集積回路構造。 （３）上記ポリシリコンチャンネル領域がさらに当該領
   域に隣接する壁部酸化物を有する特許請求の範囲第１項
   の集積回路構造。 （４）上記集積回路構造がさらに上記薄いポリシリコン
   層の上記チャンネルから分離する上記薄いポリシリコン
   層をおおうケイ化物領域を有する特許請求の範囲第１項
   の装置。 （５ン　上記薄いポリシリコン層がその粒界に於て所定
   濃度の水素を含む特許請求の範囲第１項の集積回路構造
   。 （６）上記ｒ−）が上記第１導電形でドーピングされた
   ポリシリコン層を有し、上記薄いポリシリコン層が第２
   導電形で形成される特許請求の範囲第１項の集積回路構
   造。 （７）上記薄いポリシリコン層の上記チャンネル部分が
   ２０００Ｘ未満の厚さを持つ特許請求の範囲第１項の集
   積回路構造。 （８）上記薄いポリシリコン層の上記チャンネル部分が
   上記第２導電形で形成される特許請求の範囲第１項の集
   積回路構造。 （９）　半導体基板を提供し ほぼ垂直な壁側部を有するデート電極を上記基板上に形
   成し 上記基板及び上記ポリシリコンゲート層から絶縁される
   薄いポリシリコン層を上記基板及び上記電極を実質的に
   等角におおってデポジットし、１０１８／ｃＩｎ３未満
   の第１の濃度のドーパント不純物を上記薄いポリシリコ
   ン層に導入し 上記第１のドーパント濃度の少（とも１０倍の１直をと
   る第２の濃度で上記薄いポリシリコン層の注入が行われ
   、上記第２レベルの濃度の注入は、上記ｒ−）電極の全
   体としての厚さに上記薄いポリシリコン層の厚さを加え
   た深さまで達するように行う工程を含むＣ，Ｍ、Ｏ８装
   ＃製造方法。