JPS605224B2 - 集積回路用パツケ−ジ - Google Patents
集積回路用パツケ−ジInfo
- Publication number
- JPS605224B2 JPS605224B2 JP54118259A JP11825979A JPS605224B2 JP S605224 B2 JPS605224 B2 JP S605224B2 JP 54118259 A JP54118259 A JP 54118259A JP 11825979 A JP11825979 A JP 11825979A JP S605224 B2 JPS605224 B2 JP S605224B2
- Authority
- JP
- Japan
- Prior art keywords
- metallized layer
- tungsten
- lead terminal
- porous
- external lead
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W76/00—Containers; Fillings or auxiliary members therefor; Seals
- H10W76/10—Containers or parts thereof
- H10W76/12—Containers or parts thereof characterised by their shape
- H10W76/15—Containers comprising an insulating or insulated base
- H10W76/157—Containers comprising an insulating or insulated base having interconnections parallel to the insulating or insulated base
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は集積回路（ＩＣ）のパッケージ構造の改良に関
する。
する。
近年、ＩＣは高度に集積化され、パッケージも大型とな
って、多数の外部ＩＪードを四方周囲から導出せしめた
フラット型セラミック・パッケージが多用されている。
って、多数の外部ＩＪードを四方周囲から導出せしめた
フラット型セラミック・パッケージが多用されている。
しかもセラミック製パッケージは他の材質のパッケージ
より環境の変化にたいしてはるかに信頼度が高いために
、多層構造のセラミック・パッケージがなお重用されて
おり、又一方、収納するＩＣチップの電気的特性は著し
く改善されてセラミック基体内での導電パターンの電気
抵抗を無視することが出来ない現状となってきた。その
ために、導電パターンを形成するメタラィズ層を例えば
多孔質のタングステンで焼成し、低抵抗の銀ろうなどを
含浸させる構造が探られる様になった。しかしながら、
この様な多孔質メタラィズ層は良好な導電体となる反面
、ち密質メタラィズ層と比べて接着強度が弱い欠点があ
り、特に外部リード様子との接着に難点がある。本発明
はかような点を除去した高導電パターンを形成せるフラ
ット型セラミック・パッケージを提供することを目的と
するもので、本発明の特徴とするところは、セラミック
基体に形成せる導電パターンは従来と同機に多孔質メタ
ラィズ層に低抵抗のろう材を含浸せしめた構造とし、且
つ外部リード端子との接着部分にはち密質メタライズ層
と多孔質メタラィズ層との二重構造としたことにある。
より環境の変化にたいしてはるかに信頼度が高いために
、多層構造のセラミック・パッケージがなお重用されて
おり、又一方、収納するＩＣチップの電気的特性は著し
く改善されてセラミック基体内での導電パターンの電気
抵抗を無視することが出来ない現状となってきた。その
ために、導電パターンを形成するメタラィズ層を例えば
多孔質のタングステンで焼成し、低抵抗の銀ろうなどを
含浸させる構造が探られる様になった。しかしながら、
この様な多孔質メタラィズ層は良好な導電体となる反面
、ち密質メタラィズ層と比べて接着強度が弱い欠点があ
り、特に外部リード様子との接着に難点がある。本発明
はかような点を除去した高導電パターンを形成せるフラ
ット型セラミック・パッケージを提供することを目的と
するもので、本発明の特徴とするところは、セラミック
基体に形成せる導電パターンは従来と同機に多孔質メタ
ラィズ層に低抵抗のろう材を含浸せしめた構造とし、且
つ外部リード端子との接着部分にはち密質メタライズ層
と多孔質メタラィズ層との二重構造としたことにある。
以下、図面を参照して詳細に説明すると、第１図は従釆
のち密質導電パターンを形成した一例の断面図を示した
ものである。
のち密質導電パターンを形成した一例の断面図を示した
ものである。
図において、１はセラミック・ベースでその表面に導電
パターンのち密質タングステン・メタラィズ層１ １が
形成されており、ＩＣチップ２を取り付けたダィ・キャ
ビティ３の表面も同様のメタラィズ層１３が形成され、
又シール・フレーム４にもキャップ（図示せず）を封着
するために同様のメタラィズ層１４が形成され、これら
のメタラィズ層１１，１３，１４は該パッケージを焼成
成型の際に同時に焼成され、その後に表面には金メッキ
などがなされている。
パターンのち密質タングステン・メタラィズ層１ １が
形成されており、ＩＣチップ２を取り付けたダィ・キャ
ビティ３の表面も同様のメタラィズ層１３が形成され、
又シール・フレーム４にもキャップ（図示せず）を封着
するために同様のメタラィズ層１４が形成され、これら
のメタラィズ層１１，１３，１４は該パッケージを焼成
成型の際に同時に焼成され、その後に表面には金メッキ
などがなされている。
タ そして、外部リード端子５は導電パターンのメタラ
ィズ層１１の外端部に銀ろうでろう付けされ、内端部は
ＩＣチップ２とボンデングワイヤー６で接続される。
ィズ層１１の外端部に銀ろうでろう付けされ、内端部は
ＩＣチップ２とボンデングワイヤー６で接続される。
しかしながら、ち密質タングステン・メタライズ層１１
で形成した導電パターンは高抵抗が欠点であり、従って
第２図に示す様な導電パターンを多孔費タングステン・
メタラィズ層２１として低抵抗のろう村を含浸した構造
が用いられ、導電性は非常に改善された。
で形成した導電パターンは高抵抗が欠点であり、従って
第２図に示す様な導電パターンを多孔費タングステン・
メタラィズ層２１として低抵抗のろう村を含浸した構造
が用いられ、導電性は非常に改善された。
しかし、この場合には外部リード端子５と多孔質タング
ステン・メタラィズ層との接着が弱くなり、外部リード
端子５がはがれ易い致命的問題があらわれてきた。第３
図は本発明のパッケージの一例の断面図で、第１図及び
第２図と同じく１はセラミック・ベース、２はＩＣチッ
プ、３はダイ・キヤビティ、４はシール・フレーム、５
は外部リード端子、６はボンディング・ワイヤ一を示し
ており、タングステン・メタラィズ層１３，１４は従来
と同様にち密質ある。
ステン・メタラィズ層との接着が弱くなり、外部リード
端子５がはがれ易い致命的問題があらわれてきた。第３
図は本発明のパッケージの一例の断面図で、第１図及び
第２図と同じく１はセラミック・ベース、２はＩＣチッ
プ、３はダイ・キヤビティ、４はシール・フレーム、５
は外部リード端子、６はボンディング・ワイヤ一を示し
ており、タングステン・メタラィズ層１３，１４は従来
と同様にち密質ある。
しかし導電パターンは多孔質タングステン・メタラィズ
層３１で形成して、低抵抗の銀ろうを含浸せしめて導電
性を良くしており、一方外部リード端子５の下部の多孔
質タングステン・メタラィズ層３１とセラミック・ベー
ス１との間にち密質タングステン・メタラィズ層３１′
を介在せしめて、外部リード端子５の接着強度を強くし
てある。第４図は第３図の破線で囲んだ外部リード端子
５の接着部分の平面図で、ち密質タングステン・メタラ
ィズ層３１′を出来るだけ広く形成して接着強度を保持
する様にはかっていることを示している。
層３１で形成して、低抵抗の銀ろうを含浸せしめて導電
性を良くしており、一方外部リード端子５の下部の多孔
質タングステン・メタラィズ層３１とセラミック・ベー
ス１との間にち密質タングステン・メタラィズ層３１′
を介在せしめて、外部リード端子５の接着強度を強くし
てある。第４図は第３図の破線で囲んだ外部リード端子
５の接着部分の平面図で、ち密質タングステン・メタラ
ィズ層３１′を出来るだけ広く形成して接着強度を保持
する様にはかっていることを示している。
この様な本発明のパッケ−ジ構造の製造工程は従来と変
わりなく形成することができ、例えばち密質タングステ
ン・メタラィズ層形成部分にはタングステン粉末を多く
含んだペーストを塗布し、又導霜パターンの多孔質タン
グステン・メタラィズ層部分にはタングステン粉末を少
なくして飛散物を多くしたペーストを塗布し、同時に１
５００こＣ程度の高温度で焼成成型すればよい。
わりなく形成することができ、例えばち密質タングステ
ン・メタラィズ層形成部分にはタングステン粉末を多く
含んだペーストを塗布し、又導霜パターンの多孔質タン
グステン・メタラィズ層部分にはタングステン粉末を少
なくして飛散物を多くしたペーストを塗布し、同時に１
５００こＣ程度の高温度で焼成成型すればよい。
又、外部リード端子５の銀ろう付けと同時に、多孔質タ
ングステン・メタラィズ層に銀ろうを含浸させれば毛細
管作用で浸み込んで低抵抗の導電パターンに形成される
。
ングステン・メタラィズ層に銀ろうを含浸させれば毛細
管作用で浸み込んで低抵抗の導電パターンに形成される
。
以上の説明から判る様に、本発明は導電パターンの導電
性を改善して且つ外部リード端子の接着強度を強くした
構造であるから、ＩＣの信頼性向上に極めて有効である
。
性を改善して且つ外部リード端子の接着強度を強くした
構造であるから、ＩＣの信頼性向上に極めて有効である
。
尚、上記例はタングステン・メタラィズ層で説明したが
、その他の高融点メタルでもよく、又ろう材も銀ろうに
限定されるものではない。
、その他の高融点メタルでもよく、又ろう材も銀ろうに
限定されるものではない。
第１図及び第２図は従来のパッケージの一例の断面図、
第３図は本発明のパッケージの一例の断面図である。 第４図は第３図の部分平面図である。図中、５は外部リ
ード端子、１１，１３，１４，３１′はち密質タングス
テン・メタラィズ層、３１は多孔質タングステン・メタ
ラィズ層を示す。 多′図 多２図 多３図 第４図
第３図は本発明のパッケージの一例の断面図である。 第４図は第３図の部分平面図である。図中、５は外部リ
ード端子、１１，１３，１４，３１′はち密質タングス
テン・メタラィズ層、３１は多孔質タングステン・メタ
ラィズ層を示す。 多′図 多２図 多３図 第４図
Claims (1)
- １ フラツト型セラミツク・パツケージにおいて、セラ
ミツク基体に形成せる導電パターンは多孔質メタライズ
層に低抵抗のろう材を含浸せしめた構造とし、且つ外部
リード端子との接着部分はち密質メタライズ層と多孔質
メタライズ層との二重層構造としたことを特徴とする集
積回路用パツケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54118259A JPS605224B2 (ja) | 1979-09-14 | 1979-09-14 | 集積回路用パツケ−ジ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54118259A JPS605224B2 (ja) | 1979-09-14 | 1979-09-14 | 集積回路用パツケ−ジ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5642362A JPS5642362A (en) | 1981-04-20 |
| JPS605224B2 true JPS605224B2 (ja) | 1985-02-08 |
Family
ID=14732186
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54118259A Expired JPS605224B2 (ja) | 1979-09-14 | 1979-09-14 | 集積回路用パツケ−ジ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS605224B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5820543U (ja) * | 1981-08-03 | 1983-02-08 | 三洋電機株式会社 | 厚膜回路の半田付け用電極 |
| JPS5931043A (ja) * | 1982-08-12 | 1984-02-18 | Mitsubishi Electric Corp | 半導体装置パツケ−ジ |
-
1979
- 1979-09-14 JP JP54118259A patent/JPS605224B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5642362A (en) | 1981-04-20 |
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