JPS6052496B2 - Ｐｃｍ方式による信号記録再生装置 - Google Patents

Description

【発明の詳細な説明】 本発明はＰＣＭ方式による信号記録再生装置に関する
。

ＰＣＭ方式を用いた場合は信号が広帯域にわたるために
通常のオーディオテープレコーダは記録再生装置として
不適当である。そこでＶＴＲ（ビデオテープレコーダ）
を用いることが考えられる。ＶＴＲは本来テレビ信号を
記録再生する機能のものであり、かかる機能を損わすに
ＰＣＭ方式のデジタル信号を記録再生できることが好
ましい。 本発明は斯る点を考慮してＰＣＭ方式のデジ
タル信号をテレビ信号と同様の波形に変えて、ＶＴＲ自
体に変更を加えずにＰＣＭ方式による信号の記録再生を
可能とした装置に適用されるもので ある。

第１図はＶＴＲを用いて音響信号をＰＣＭ記録再生す
る装置の概略を示し、１はヘリカルスキャン方式の回転
２ヘッド形ＶＴＲを示し、２ｉはその記録信号入力端子
、２０はその再生信号出力端子である。

また、３Ｌは音響信号例えば２チャンネルステレオ信号
の左方信号の入力端子を示し、この信号はローパスフィ
ルタ４Ｌを介されることにより高域がやや制限され、サ
ンプリングホールド回路５Ｌでサンプリングされ、油変
換器６Ｌでサンプリング出力が並列コードに変換され、
さらに並列直列変換器７により直列コードに変換されて
メモリー装置８に書込まれる。一方、右方信号１は入力
端子３Ｒより供給され、ローパスフィルタ ４Ｒ）サン
プリングホールド回路５Ｒ及びＡＤ変換器６Ｒを介する
ことにより並列コードに変換され、さらに並列直列変換
器７により直列コードと されて、メモリー装置８に書
込まれる。メモリーフ装置８の読出し出力は混合器９に
供給され、等化パルス及び同期信号が混合器９にて付加
され、ＶＴＲ１の記録信号入力端子２、に供給され、図
示せずもＦＭ変調器等から構成されるＶＴＲ１の記録系
を介して２つの回転磁気ヘッドにより磁気テープ上に傾
斜したトラツクとして順次記録される。なお、１０はサ
ンプリングホールド回路５Ｌ，５Ｒに供給されるゲート
パルス、ＡＤ変換器６Ｌ，６Ｒ及び並列直列変換器７に
対するクロツクパルス、メモリー装置８に対するクロツ
クパルス並びに等化パルス及び同期信号を発生するパル
ス発生器を示し、１１は固定の基準クロツク発生器を示
す。再生時では、出力端子２。

から上述の記録信号波形と同様の波形の再生信号が現れ
、同期分離回路２９に供給され、その出力にはデータの
みが得られ、これがメモリー装置２８に書き込まれる。
メモリー装置２８は記録時とは逆にデータを時間軸につ
いて伸長すると共に、ジツタ等の時間軸変動分を除去す
るもので、メモリー装置２８の読出し出力はデータ欠如
部がなく且つ時間軸変動分が除去されたものとなり、こ
れが直列並列変換器２７により並列コードとされ、ＤＡ
変換器２６Ｌ，２６Ｒ及びローパスフイルタ２４Ｌ，２
４Ｒを夫々介することにより、端子２３Ｌ及び２３Ｒに
連続したステレオ左方信号及びステレオ右方信号が復調
されて得られる。同期分離回路２９により分離された同
期信号はパルス発生器２０に供給され、これら同期信号
に基づいてメモリー装置２８に対するクロツクパルス及
び制御パルス、直列並列変換器２７、ＤＡ変換器２６Ｌ
，２６Ｒに対するクロツクパルスが形成される。上述の
ように音響信号をＶＴＲｌを用いてＰＣＭ方式で記録及
び再生する場合、デジタル的情報を含む記録信号波形は
テレビ信号と形式上は同一と．されている。

これは音響信号をＰＣＭ方式で記録再生するための信号
処理回路をアダプタ形式となし、テレビ信号の記録再生
を行なう本来の機能に加えて上記のアダプタを取り付け
ればＶＴＲｌ自体に変更を加えずに、高品位の音響信号
の記録再！生を行ないうるようにするためである。第２
図Ａはこのような考慮に基いて考えられる記録信号波形
であり、テレビ信号の１フイールドを単位として水平同
期信号ＨＤ及び垂直同期信号ＶＤとデータが直列に配さ
れる。

ここで一例としクてＶＴＲｌの周波数特性より最高伝送
ビツトレイトが１．４ＭＤ／Ｓｅｃであり、音響信号を
コード化するときに必要なビツト数が１ワード当り２６
ビツトであり、１ワード（以下１プロツクと呼ぶ）毎に
挿入される水平同期信号冊に割当てられるビツト数が２
ビツトであり、サンプリングレイトが４０ｋＨｚ以上必
要であり、さらにプロツク単位の伝送レイトＦｔが水平
周波数（１５．７５ｋＨｚ）の整数倍であるという条件
を満足するプロツク単位の伝送レイトＦ，は４７．２５
ｋＨｚとなる。また、サンプリング周波数Ｆｓは上記の
条件の他に、データの時間軸の圧縮伸長を１フイールド
内で行なうために、アナログ信号のサンプリングレイト
Ｆｓと伝送レｊイトＦ，を整数比の関係に選ぶ条件を加
えることにより、サンプリングレイトＦｓは４４．１ｋ
Ｈｚに選ばれる。このとき（Ｆ，：１５：１４）となる
。従つて、１フイールド（１１６（ト）Ｅｃ）間にサン
プリングされるデータは７３５サンプルとなる。これを
テレ．ビ信号の水平周波数の３倍である伝送レイトＦ，
で送るから、１フイールド中のデータは第２図Ａに示す
ように７３５プロツク（時間にして２４５Ｈ）となる。
従つて１フイールド中のデータの欠除期間ＩＲＧは（２
６２．５Ｈ−２４５Ｈ＝１７．５Ｈ）となる。この期間
１ＲＧに第２図Ｃに示すようにテレビ信号の等比パルス
と同様の狙の期間にわたつて等化パルスが挿入されると
共に、この等化パルスに引き続く狙の期間に垂直同期信
号ＶＤが挿入される。等化パルスは１ビツト相当のパル
ス幅で１４ビツト周期の負のパルスで、また垂直同期信
号ＶＤは２ビツト相当のパルス幅で１４ビツト周期の正
のパルスを含む。なお、テレビ信号における垂直同期信
号Ｄの後につづく等化パルスは特に必要としないので挿
入されてない。また垂直同期信号Ｄの後縁から偶数フイ
ールドの場合３プロツク、奇数フイールドの場合２．５
プロツク離れたところからデータを入れており、期間１
ＲＧが平均して１７．５Ｈとなるようにされている。さ
らに等化パルスの前の約１０Ｈの期間にはデータが挿入
されず、水平同期信号ＨＤのみが挿入されており、垂直
同期信号Ｄの付近において生じるヘツド切替等によるノ
イズの影響を受けないようにされている。また、１プロ
ツクのデータに割り当てられるビツト数ＮはＶＴＲｌの
最高伝送ビツトから、２８ビツトと選ばれる。

第２図Ｂはこの１プロツクを示し、２ビツト相当のパル
ス幅の水平同期信号Ｄの後に２６ビツトのデータの１ワ
ードが挿入される。この場合、２チヤンネルステレオ信
号のうち左方及び右方信号のデータは夫々１３ビツトで
あり、１プロツクの前半に左方信号データが挿入され、
その後半に右方信号のデータが挿入されている。なお水
平同期信号ＨＤはデータの゜゜０゛より更に負のレベル
となるもので両者の振幅比は（３：７）とされている。
以上の音響信号のＰＣＭ記録及び再生装置において、メ
モリー装置８及び２８は、データの時間軸を変換するた
めに書込みと読出しを非同期で行なえることが必要とさ
れる。

このため書込み及び読出しを同時に行ないうるフアース
トインフアーストアウト（ＦｉｒｓｔＩｎＦｉｒｓｔＯ
ｕｔ）形シフトレジスタを適用することができる。しか
し、このシフトレジスタは容量が数Ｋビツト以上要求さ
れる場合に適用することはコストの点でＲＡＭに比べて
不利である。一方、ＲＡＭを動作させる場合、書込み及
び読出しを非同期で行なうことは、同一アドレスについ
て書込み及び読出しが重複するおそれがあるので不可能
である。しかし、ＲＡＭに対する制御を工夫することに
より書込み及び読出しを非同期で行なうようにできる。
また、第１図の音響信号の記録再生装置では、記録系及
び再生系を別々に構成しているがメモリー装置８及び２
８等を記録時及び再生時で共用することができる。

第３図はこの場合のメモリー装置とその周辺の回路を示
す。第３図において、３０は入力アンプ、３１はＲＡＭ
ｌ３２はアドレスカウンタ等を含むメモリー制御回路、
３７は直並列変換器である。４１，４２，４３，４４，
４５はＶＴＲｌの動作状態即ちＶＴＲｌが記録状態であ
−るか再生状態てあるかにより切り換えられる切換回路
を示し、記録状態ではＲＥＣ側に接続され、記録以外の
状態では旺て側に接続され、再生状態ではＰＬＢ側に接
続されるものである。

切換回路４１〜４５は記録スイツチ４６の操作に基いて
モ．ード信号発生器４７にて形成されるモード信号ＲＥ
Ｃ．．妊で、ＰＬＢにより制御される。そして記録時で
は、記録スイツチ４６がオンとされ、ＡＤ変換器からの
並列データが直並列変換器３７により直列コードとされ
、切換回路４１を介してＲＡＭ３ｌに書き込まれ、ＲＡ
Ｍ３ｌよりの時間軸圧縮されたデータが切換回路４２を
経て混合器９に供給され、混合器９にて同期信号を不加
され、ＴＲｌに記録信号として供給される。同期信号は
基準クロツク発生器１１の出力から同期信号発生器３３
で形成される。またデータの時間軸の変換は同期信号と
関連（同期）してなされるため、同期信号が切換回路４
５を経てメモリー制御回路３２に供給される。これと共
に、メモリー制御回路３２及び直並列変換器３７にスタ
ートストツプ信号発生器３５からのスタートストツプ信
号が供給され、１フイールド分のデータ処理のタイミン
グが規定される。このためにスタートストツプ信号発生
器３５にモード信号ＲＥＣ及びＰＬＢが供給されると共
に、切換回路４３及び同期分離回路３６を介された同期
信号が供給される。さらに、ＲＡＭ３ｌ及び直並列変換
器３７に対するクロツクパルスがクロツクパルス発生器
３４にて形成される。次に再生時では記録スイツチ４６
がオフとされ、切換回路４１〜４５が図示の状態と異な
り、ＰＬＢ側又は瓦て側に接続される状態となる。

そして、ＴＲｌよりの再生信号が入力アンプ３０及び切
換回路４１を介してＲＡＭ３ｌに書き込まれると共に、
再生信号から同期分離回路３６にて同期信号が分離され
る。この同期信号と関連してクロツクパルス発生器３４
からクロツクパルスが発生し、スタートストツプ信号発
生器３５にてスタートストツプ信号が形成される。そし
てＲＡＭ３ｌによりデータの時間軸が伸長されて切換回
路４２を介して直並列変換器３７に供給され、並列コー
ドとされてからＤＡ変換器に供給されることになる。上
述のＰＣＭ方式による信号記録再生装置において、ＲＡ
Ｍ３ｌによるデータの時間軸の圧縮又は伸長は１フイー
ルド単位でなされており、Ｒ，ＡＭ３ｌの容量が余り大
きくならないようとされている。

このためメモリー制御回路３２によるＲＡＭ３ｌに対す
る制御もフイールド単位でなされる。本発明はこのＲ．
ＡＭ３ｌを制御するときに、記録時では記録状態の開始
時点に関連してスタンバイ信号を形成すると共に、再生
時では再生垂直同期信号の最初のものに同期してスタン
バイ信号を形成し、データの処理を正しく行なえるよう
にしたものである。本発明の一実施例ではスタンバイ信
号ＳＴＢＹをモード信号発生器４７にて発生し、これに
よりメモリー制御回路３２のアドレスカウンタをクリア
すると共に直並列変換器３７をクリアするようにしてい
る。第４図はモード信号発生器４７の構成を示すもので
ある。記録スイツチ４６はオンされるとその出力が第５
図Ａに示すように“゜０゛となり、これが信号妊でとな
る。

信号ではインバータ５１を介してナンド回路２５に供給
されると共に、積分回路５３で遅延されてインバータ５
４に供給される。このインバータ５４の出力は第５図Ｂ
に示すものとなり、これがナンド回路５２に供給される
ので、ナンド回路５２の出力は同図Ｃに示すものとなる
。またインバータ５４の出力が積分回路５５を介してイ
ンバータ５８に供給され、インバータ５６の出力は第５
図Ｄに示すものとなり、これが信号ＲＥＣとなる。また
、インバータ５１の出力が“゜０゛の状態で第５図Ｅに
示す再生信号から分離された再生垂直同期信号ＰＳＶＤ
の立上りによつてトリカーされる単安定マルチバイブレ
ータ（モノマルチと称する）ＭＭｌＯが設けられる。モ
ノマルチＭＭｌＯは１フイールド（１１６０ｓｅｃ）よ
り長い準安定期間をもつように時定数が選ばれると共に
、再トリカー可能な構成とされている。従つてモノマル
チＭＭｌＯは最初の再生垂直同期信号ＰＳＶＤによりト
リカーされ、以後は再トリカーされるので、その出力Ｑ
は第５図Ｆに示すように゛１゛の状態を保つ。この出力
Ｑはナンド回路５７に供給されると共に、積分回路５８
及びインバータ５９を介してナンド回路５７に供給され
る。インバータ５９の出力は第５図Ｇに示すものとなり
、従つてナンド回路５７の出力は同図Ｈに示すものとな
る。また、インバータ５９の出力が積分回路６０を介し
てインバータ６１に供給され、その出力（第５図１）が
モード信号ＰＬＢとなる。また、ナンド回路５２及び５
７の出力がナンド回路６２に供給され、ナンド回路６２
の出力がインバ．−タ６３に供給され、インバータ６３
の第５図Ｊに示す出力がスタンバイ信号ＳＴＢＹとなる
。以上のモード信号発生器４７の構成により、モード信
号ＲＥＣ．酊で、ＰＬＢを形成できると共に、記録スイ
ツチ４６をオンした時及びこれをオフし且つ・最初の再
生垂直同期信号ＰＳＶＤが発生した時に発生するスタン
バイ信号ＳＴＢＹを形成てきる。第６図は上述のモード
信号発生器４７からのモード信号と基準クロツク発生器
１１よりの基準クロツクパルスよりクロツクパルスを形
成するためのクロツクパルス発生器３４の一例を示す。
基準クロツク発生器１１は水晶発振器などの安定な発振
器の構成とされ、伝送りロツク周波数（２８ｆ，＝１．
３２３ＭＨｚ）の信号を発生する。記録時にはモード信
号ＲＥＣによりナンド回路９１及び９２を介して分周器
９４に供給され、１１３０に分周されてサンプリング周
波数Ｆｓ（４４．１ｋＨｚ）のサンプリング信号ＲＳＭ
ＰＬが形成される。さらにＡＤ変換された１並列２６ビ
ツトの信号を直列コードに変換するためのクロツク剋て
（２６ｆｓ）が位相比較器９５、ローバスフイルタ９６
、ＶＣＯ（電圧制御形可変周波数発振器）９７及び１１
２６の分周比の分周器９８からなるＰＬＬ回路１０７に
より形成される。このクロツクＫＷＣは記録時のＲＡＭ
３ｌの書込みクロツクともなるものであり、ナンド回路
９９を介して取り出される。ＰＬＬ回路１０７が使用さ
れるのは、サンプリング信号ＲＳＭＰＬとクロツクＫＷ
Ｃを同期させるためである。記録時のＲＡＭ３ｌの読゛
出しクロツクｍでは基準クロツク発生器１１の出力がゲ
ート回路１００を介することで形成される。再生時ては
、再生信号から分離された水平同期信号ＰｌＩＤが位相
比較器１０１、ローバスフイルタ１０２、ＶＣＯｌＯ３
及び分周器１０４からなるＰＬＬ回路１０８に供給され
、水平同期信号ＰＨＤに同期した伝送りロツク周波数（
２８ｆ．）の信号が形成され、この信号が再生時のみナ
ンド回路１０５を介して取り出され、ＲＡＭ３ｌの書込
みクロツク丙てが得られる。

これと共に、ＰＬＬ回路１０８の出力がナンド回路９３
及び９２を介して分周器９４に供給されることにより、
記録時と同様にして再生時のサンプリング信号ＰＳＭＰ
Ｌが形成され、さらにＰＬＬ回路１０７の出力がナンド
回路１０６に供給され、その出力にＲＡＭ３ｌの読出し
クロツク及び直列データを並列データに変換するための
クロツク再てが得られる。ここでＰＬＬ回路１０８は再
生信号に含まれるジツタ等の比較的速い時間軸変動分に
充分応答するようにされていると共に、ドロツプアウト
などによつて水平同期信号ＰＨＤが欠落してもＶＣＯｌ
Ｏ３の発振周波数が大きくずれないようにロツクレンジ
が狭い特性とされている。

一方、ＰＬＬ回路１０７は再生信号中の時間軸変動分に
は応答しないようにされており、再生時でも一定周期の
クロツク印Ｃを発生させている。一例として時間軸変動
分の補正を０．２Ｈｚ以上の成分について行なうものと
すると、それ以上の遅い成分にのみ応答するようになさ
れている。従つて再生時のクロツク再では０．２Ｈｚ以
下の遅い時間軸変動分を有している場合もあるが、復調
された信号をスピーカ等で再生したときに悪影響を生じ
ることはない。以上の構成とすることによりクロツクパ
ルス発生器３４を記録時及び再生時で兼用することがで
きる。第７図はＲＡＭ３ｌの書込み及び読出しの開始及
び停止を制御するスタートストツプ信号を発生するスタ
ートストツプ信号発生器３５を示し、同図において、１
０９，１１０，１１１は直列接続されたバイナリ−カウ
ンタである。記録時では、ナンド回路１１２，１１３を
介して同期信号発生器３３で形成された水平同期信号訂
がカウンタ１０９，１１０，１１１で計数され、再生時
では、ナンド回路１１４，１１３を介して再生複合同期
信号ＰＳＹＮＣがカウンタ１０９，１１０，１１１て計
数される。再生複合同期信号ＰＳＹＮＣはＶＴＲｌより
再生された信号を同期分離回路３６に供給して分離され
た同期信号であり、水平同期信号及び垂直同期信号が含
まれている。第８図Ａはモード信号（ＲＥＣ又はＰＬＢ
）を示し、同図Ｂは計数される水平同期信号（ＲＨＤ又
はＰＳＹＮＣ）を示す。カウンタ１０９，１１０，１１
１の所定の出力がナンド回路１１５に供給され、水平同
期信号を７あ個数えたらその出力が“０゛となるように
され、更に波形整形回路１１６を介されることにより第
８図Ｄに示すパルスが得られ、このパルスがナンド回路
１１７に供給される。またナンド回路１１８，１１９，
１２０によつて記録時又は再生時において同期分離回路
からの第８図Ｃに示す垂直同期信号（ＲＳＶＤ又はＰＳ
ＶＤ）がナンド回路１１７に供給される。ナンド回路１
１７の出力はカウンタ１０９，１１０，１１１のクリア
入力とされ、従つて垂直同期信号ＲＳＶＤ或いはＰＳＶ
Ｄの立上り又は波形整形回路１１６の出力の立上りでカ
ウンタ１０９，１１０，１１１はクリアされる。これと
共に、ナンド回路１１９の出力に得られる垂直同期信号
がインバータで反転されたものの立下りによつてＲＳ形
フリツプフロツプＦＦｌがセツトされ、またカウンタ１
１１の計数人力が５１２個となつたときに゜゜１゛とな
る第８図Ｆに示す出力の立下りによつてフリツプフロツ
プＦＦｌがりセツトされ、その出力Ｑがウインド信号Ｗ
ＮＤとなる。ウインド信号ＷＮＤは９図Ａに拡大して示
すように１フイールドの期間を規定すると共に、そのフ
イールドの最初から水平同期信号を数えて７あ個数える
間ぱ゜１゛となり、そのフイールドの残りの期間は“０
゛となり、１フイールドに処理するべきデータの長さ（
７３５プロック）を規定する。記録時において、一般に
ウインド信号ＷＮＤはアナログ信号をサンプリングする
サンプリング信号ＲＳＭＰＬと位相同期してないので、
ウインド信号ＷＮＤをそのままＲＡＭの書込みスタート
ストツプ信号として使えず、Ｄ形フリップフロップＤＦ
ｌによつて信号ＲＳＭＰＬに同期した第９図Ｂに示す信
号ＲＷＮＤが形成され、信号ＲＷＮＤがＤ形フリツプフ
ロツプＤＦ２に供給されることにより、信号ＲＷＮＤの
後縁（立上り）から“１゛となる書込みスタートストツ
プ信号ＲＷＧが形成される。

記録時の読出しスタートストツプ信号ＲＲＧは第９図Ｄ
に示すように信号ＲＷＮＤの立上りからγ１だけ遅れた
ものとされている。これは、第２図に示したように偶数
フイールドの場合は３プロツク、奇数フイールドの場合
は２．５プロツク離れた所からデータが挿入されている
ためである。然も、同期分離回路３６よりの垂直同期信
号ＲＳＶＤは実際の垂直同期信号の後縁から偶数フイー
ルドの場合は１プロツク分、奇数フイールドの場合は”
０．５プロツク分遅れたものとされているから、γ１は
２プロツク分で良い。このための信号ＲＷＮＤがナンド
回路１２１及び１２２を介してＤ形フリツプフロツプＤ
Ｆ３に供給され、その出力ＱがＤ形フリツプフロツプＤ
Ｆ４に供給され、一方これらＤ形フリツプフロツプＤＦ
３及びＤＦ４のクロツク入力としてナンド回路１２４，
１２５を介して水平同期信号訃が供給され、Ｄ形フリツ
プフロツプＤＦ４の出力に記録時の読出しスタートスト
ツプ信号ＲＲＧが得られるようになされていｊる。

再生時では、ウインド信号ＷＮＤがナンド回路１２３，
１２２を介してＤ形フリツプフロツプＤＦ３，ＤＦ４に
供給され、再生複合同期信号がナンド回路１２６，１２
５を介してこれらＤ形フリツプフロツプＤＦ３及びＤＦ
４のクロツク入力とされることにより記録時と同様の書
込みスタートストップ信号ＰＷＧが形成される。

再生時の読出しスタートストツプ信号ＰＲＧは書込みス
タートストツプ信号ＰＷＧと同一のタイミングで６６ｒ
′となるようにしても良いが、再生信号中にはジツタ等
による時間軸変動分が含まれていることを考慮してナン
ド回路１２３を介されたウインド信号ＷＮＤの立下りで
モノマルチＭＭｌｌをトリカーすることにより遅延し、
その出力をＤ形フリツプフロツプＤＦ５に供給して、サ
ンプリング信号ＰＳＭＰＬに同期するようになされてい
る。第９図Ｅは読出しスタートストツプ信号ＰＲＧを示
す。以上のようにして形成されたスタートストツプ信号
ＲＷＧ．．ＲＲＧ．．ＰＷＧ．．ＰＲＧがメモリー制御
回路３２に供給され、ＲＡｒ！１３１の書込み及び読出
し動作の開始、停止が制御されることになる。

即ち記録時には書込みスタートストツプ信号ＲＷＧで書
込みクロツクＲＷＣをゲートすることにより書込みが連
続的になされ、一方読出しスタートストップ信号ＲＲＧ
により読出しクロツクＲＲＣをゲートすることにより書
込みが開始されてからデータ圧縮に必要な時間及びγ１
だけ遅れて読出しが開始される。そして１フイールド分
のデータ（７３５プロツク）の書込みを終了するタイミ
ングとその読出しを終了するタイミングとが一致するよ
うになされる。また再生時には、書込みスタートストツ
プ信号ＰＷＧにより書込みクロツクＰＷＣをゲートする
ことにより書込みが開始されてから、時間軸変動分の補
償に必要な時間遅れて、読出し一スタートストツプ信号
ＰＲＧにより読出しクロツクＰＲＣをゲートすることに
より読出しが開始される。第１０図は上述のスタートス
トツプ信号及びクロツクパルスに基いてデータの書込み
及び読出し．を行なうＲＡＭ及びその周辺回路（第３図
においては３１で示される）を示し、１３１は例えば（
３２×３２＝１０２４ビツト）のスタテイツクＭＯＳ・
ＲＡＭである。

ここで１フイールド単位で処理されるデータの・時間軸
の圧縮或いは伸長に必要な容量ＣＡ（プロツク）、時間
軸変動分の補正のために必要な容量をＣＢ（プロツク）
、全容量をＣＭ＝ＣＡ＋ＣＢとすると、容量ＣＭがＲＡ
Ｍに要求されるものに他ならない。

前述のように記録時にメモリー装置に書き込むレイトは
サンプリングレイトと等しくＦｓ（４４．１ｋＨｚ）で
あり、読み出すレイトは伝送レイトと等しくＦ，（４７
．２５ｋＨｚ）である。但し周波数Ｌ及びＦ，はプロツ
ク単位である。メモリー装置は書込み及び読出しを独立
に行なえるように構成されており、前述のスタートスト
ツプ信号ＲＷＧ及びＲＲＧにより、書込みが開始されて
ＣＪｆｓ（Ｓｅｃ）経過してから読出しが開始され、７
３５プロ）ツクのデータを書込み終つたタイミングとそ
の読出しを終つたタイミングが一致するようにされるか
ら、次式により時間軸圧縮及び伸長のために必要な最小
の容量ＣＡが求まる。 ＣＡ＝４９プロツク＝１２７４
ビツト 次に再生時では、スタートストツプ信号ＰＷＧ及びＰＲ
Ｇにより、時間軸変動分の補償範囲を±．！プロツクと
すると、読出しの開始が予め僚（Ｓｅｃ）だけ遅らされ
る。

一例として時間軸変動分を補償するには約１２プロツク
のＣＩ３が必要となり、従つて容量ＣＭは ＣＭ＝ＣＡ
＋ＣＢ＝６１プロツク＝１５８６ビツトとなる。

本発明の一実施例ではコストの点からＲＡＭのサイクル
タイムが長いものを使用して、１パツケージ１０２４ビ
ツトのＲＡＩｌ！４を２個並列に動作さ辻るようにして
いる。従つて直列データを２ビツト並列に変換してＲＡ
Ｍに書き込み、またＲＡＭの２ビツト並列の読出し出力
を直列データに変換する必要がある。しかし、この考慮
は本発明にとつて本質的な問題てはないので、以下の説
明ではひとつのＲＡＭｌ３ｌについて説明する。第１０
図において、１３２はＸアドレスデコーダ、１３３はＹ
アドレスデコーダ、１３４は書込み回路、１３５は読出
し回路である。データ入力Ｄ，Ｎは入カバツフアレジス
タ１３６を介されることにより書込みクロツクＷＣに同
期したデータＢＲ，となされて書込み回路１３４に供給
される。読出し回路１３５を介された読出し出力は出力
バツフアレジスタ１３７に供給され、これよりアドレス
選択信号，ＡＤＳＬＣＴに同期して出力ＢＲＯが取り出
され、さらにＤフリツプフロツプＤＦ６に供給され、読
出しクロツクＲＣにより一定のレイトに変換された出力
データＤＯＵＴが得られる。なお書込み読出し制御信号
Ｗ日が書込み回路１３４に供給される。上述のＲＡＭｌ
３ｌ及びその周辺回路に対するメモリー制御回路３２は
、第１１図に示すように書込みクロツクＷＣ及び読出し
クロツクＲＣよりアドレス選択信号ＡＤＳＬＣＴ及びＡ
ＤＳ国Ｔと書込み読出し制御信号Ｗ日を発生するメモリ
ー制御信号発生回路１３８とアドレスコードＡ。

−Ａ９を発生するアドレス信号発生部とを含むものであ
る。ここで書込みクロツクＷＣは第６図に示すクロツク
パルス発生器で形成された記録時の書込みクロツクＫＷ
Ｃと再生時の書込みクロツク丙でをナンド回路１３９に
供給して得られるもので、読出しクロツクＲＣは記録時
の読出しクロツカ祥てと再生時の読出しクロツク丙でを
ナンド回路１４１に供給して得られるものである。また
、第１１図において、１４３は１０ビツトの出力ＷＡＯ
−ＷＡ９を発生する書込みアドレスカウンタであり、１
４４は１０ビツトの出力ＲＡＯ−Ｒ〜を発生する読出し
アドレスカウンタである。記録時には、書込みアドレス
カウンタ１４３にナンド回路１４５，１４７を介して書
込みスタートストツプ信号ＲＷＧでゲートされた書込み
クロツクＷＣが供給されると共に、読出しアドレスカウ
ンタ１４４にナンド回路１４８，１５０を介して読出し
スタートストツプ信号ＲＲＧ及び水平同期信号酊により
ゲートされた読出しクロツクＲＣが供給される。水平同
期信号酊によりゲートするのは第２図の記録信号波形か
ら明かなように各プロツク間に水平同期信号の挿入され
る期間を形成するためである。再生時には、書込みアド
レスカウンタ１４３にナンド回路１４６，１４７を介し
て書込みスタートストツプ信号ＰＷＧ及び再生信号から
分離された複合同期信号ＰＳＹＮＣによりゲートされた
書込みクロツクＷＣが供給されると共に、読出しアドレ
スカウンタ１４４にナンド回路１４９，１５０を介して
読出しスタートストツプ信号ＰＲＧでゲートされた読出
しクロツクＲＣが供給される。複合同期信号ＰＳＹＮＣ
でゲートするのは、ＲＡＭに書込まれたデータはそのプ
ロツク間にデータが存在してないからである。これら書
込みアドレスカウンタ１４３の出力ＷＡＯ−ＷＡ９及び
読出しアドレスカウンタ１４４の出力ＲＡＯ−ＲＡ９は
アドレスセレクタ１５１に供給され、書込み時にはＷＡ
Ｏ〜ＷＡ，がアドレスコードＡＯ〜Ａ，としてアドレス
デコーダ１３２及び１３３に供給されると共に、読出し
時にはＲ，ＡＯ−ＲＡ９がアドレスコードん〜Ａ，とし
てアドレスデコーダ１３２及び１３３に供給される。こ
のためアドレスセレクタ１５１にアドレス選択信号ＡＤ
ＳＬＣＴ及びＡＤＳＬＣＴが供給される。書込みアドレ
スカウンタ１４３及び読出しアトスカウンタ１４４は前
述のモード信号発生器４７で形成されたスタンバイ信号
ＳＴＢＹによつてクリアされるようになされている。

つまり、スタンバイ信号ＳＴＢＹは記録スイツチ４６を
オンしたとき及び再生時で最初の垂直同期信号ＰＳＶＤ
が与えられたときに発生し、夫々の時点で書込みアドレ
スカウンタ１４３及び読出しアドレスカウンタ１４４が
クリアされることになる。またＲＡＭ及びメモリー制御
回路よりなるメモリー装置は書込みと読出しを独立に行
なうことができるものである。

これについて第１２図及び１３図のタイムチヤートを参
照して説明する。第１２図は記録時のタイムチヤートを
示し、書込みクロツクＲＷＣの周期Ｔｗが読出しクロツ
クＲＲＣの周期ＴＲに対して（Ｔｗ＞ＴＲ）の関係にあ
リデータの時間軸を圧縮する場合てあり、第１３図は再
生時のタイムチヤートを示し、書込みクロツクＰＷＣの
周期Ｔｗが読出しクロツクＰＲＣの周期ＴＲに対して（
Ｔｗ＜ＴＲ）の関係とされて時間軸を伸長する場合であ
る。然も、再生時の書込みクロツクＰＷＣの周期Ｔｗが
時間軸変動分を有しているのが、一定周期ＴＲの読出し
クロツクＰＲＣでデータを読み出すことにより時間軸変
動分の補正を行なうようにされている。第１２図及び第
１３図に示されるタイムチヤートを用いてメモリ制御回
路３２及びＰＡＭｌ３ｌの動作について説明すると、入
力データＤｌＮは入カバツフアレジスタ１３６を介され
ることにより書込みクロツクＷＣ（ＲＷＣ又はＰＷＣ）
（第１２図Ｂ又は第１３図Ｂ）に同期したデータＢＲ，
（第１Ｊ２図Ａ又は第１３図Ａ）となされる。

書込みアドレスは第１２図Ｃ又は第１３図Ｃに示すよに
書込みアドレスカウンタ１４３により形成されるアドレ
スコードＷＡＯ−ＷＡ，により順次決定される。書込み
クロツクＷＣにより周期Ｔｗの約半分のパルス幅のマー
ク信号ＭＡＲＫ（第１２図Ｄ又は第１３図Ｄ）が形成さ
れる。また、読出しクロツクＲＣ（ＲＲＣ又はＰＲＣ）
（第１２図Ｅ又は第１３図Ｅ）により読出しアドレスカ
ウンタ１４４で形成されるアドレスコードＲＡＯ−ＲＡ
９により、第１２図Ｆ又は第１３図Ｆに示すように順次
読出しアドレスが変えられる。

第１２図Ｇ又は第１３図Ｇに示す書込み読出し制御信号
ＷＶはＲＡＭｌ３ｌの仕様で定まるところのアドレスセ
ツトアツプタイム（ＴｓＡ）、アドレスホールドタイム
（ＴＨＡ）、書込み可能パルス幅（Ｔｐｗ）を加え合わ
せた書込みサイクルＴｗＯを規定する。またアドレス選
択信号ＡＤＳＬＣＴ（第１２図Ｈ又は第１３図Ｈ）が“
゜１゛のときに書込みアドレスコードがアドレスデコー
ダ１３２，１３３に供給され、そして、“０゛のときに
読出しアドレスコードがアドレスデコーダ１３２，１３
３に供給され、この゜゜０゛の期間が読出しサイクルＴ
ＲＯとなる。そして書込み読出し制御信号ＷＶとアドレ
ス選択信号ＡＤＳＬＣＴによりデータが１ビツト毎にＲ
ＡＭｌ３ｌに書き込まれ、またＲＡＭｌ３ｌからデータ
が１ビツト毎に読み出される。読出しはアドレス選択信
号．ＡＤＳＬＣＴの立上りに同期してデータを出力バツ
フアレジスタ１３７に取り込むようになされ、従つてそ
の出力ＢＲＯは第１２図１又は第１３図１に示すような
不規則な周期となる。このままでは後のデータ処理が面
倒となるので、ＤフリツプフロツブＤＦ６に供給し、読
出しクロツクＲＣを用いて第１２図Ｊ又は第１３図Ｊに
示す一定周期の出力データＤ。ＵＴに変換す．る。この
ようにＲＡＭｌ３ｌを書込み及び読出しを独立（非同期
）に動作させることができる。

そして、スタートストツプ信号ＲＷＧ．．ＲＲＧ．．Ｐ
ＷＧｌＰＲＧにより１フイールド単位でデータを処理す
．ることにより、時間軸変動分の累積されたものが予め
見込んだ補正範囲士？を越えるとＲＡＭのデータを読出
さないうちに次のデータを書込むオーバーフロー或いは
ＲＡＭにデータを書込まないうちに前のデータを読出す
アンダーフローが生じるが補正範囲を越えない限りオー
バーフロー或いはアンダーフローは生ぜす時間軸の圧縮
及び伸長を行うことができる。書込みサイクル又は読出
しサイクルは、第１２図又は第１３図から明かなように
次のようにして決定されている。

まずマーク信号ＭＡＲＫが“゜１゛の期間で読出しクロ
ツクＲＣが来たときには、書込みサイクルは書込みクロ
ツクＷＣで開始し、この場合は読出しクロツクＲＣによ
つて直ちに読出しサイクルに入らずに書込みサイクルに
譲歩する。

次にマーク信号ＭＡＲＫが６６０″のときに、読出しク
ロツク）ＲＣが来たときには、実効的な読出しサイクル
はこの時点から始められる。つまり、この場合は書込み
サイクルは必要なだけ（最大１１２Ｔｗ）、読出しサイ
クルに譲歩する。この場合、書込みサイクルＴｗｃはＲ
ＡＭの書込み動作が確実に行われるために必要な時間ア
ドレスセツトアツプタイムｔ＄ぇ、アドレスホールドタ
イムＴＨＡｌ書込み可能パルス幅Ｔｐｗを加え合せたも
のである。又読出しサイクルは読出し動作に必要な時間
以上、１／肝ｗ以下に設定される。かかる動作を行なわ
せるための書込み読出し制御信号Ｗ「とアドレス選択信
号ＡＤＳＬＣＴとはメモリー制御信号発生回路１３８で
形成される。

第１４図はメモリー制御信号発生回路１３８の一構成例
を示し、ＭＭｌ〜ＭＭ５は夫々モノマルチを示し、モノ
マルチＭＭｌは書込みクロツクＷＣの立上りでトリカー
されてマーク信号ＭＡＲＫを形成するものである。モノ
マルチＭＭ３はモノマルチＭＭ２の出力Ｑの立下りでト
リカーされ、書込み可能パルス幅（Ｔｐｗ）を規定する
もので、その出力Ｏが信号Ｗ「とされる。モノマルチＭ
Ｍ４はアドレスホールドタイム（ＴＨＡ）を規定する。
モノマルチＭＭ５は書込みサイクルＴｗｃの終了後の読
出しサイクルＴＲＯを規定するもので、再トリカー可能
な構成とされている。モノマルチＭＭ５の出力６−が信
号ＡＤＳＬＣＴとなり、出力Ｑが信号ＡＤＳＬＣＴとな
される。第１５図及び第１６図は上述の制御回路のタイ
ムチヤートであり、第１５図は記録時を示し、第１６図
は再生時を示し、またこれらは第１２図及び第１３図と
図面上においてタイミングが合わせられている。

第１５図Ａ又は第１６図Ａは書込みクロツクＷＣ（ＲＷ
Ｃ又はＰＷＣ）、第１５図Ｃ又は第１６図Ｃは読出しク
ロツクＲＣ（ＲＲＣ又はＰＲＣ）を示し、書込みクロツ
クＷＣによりモノマルチＭＭｌがトリカーされることに
より第１５図Ｂ又は第１６図Ｂに示すマーク信号ＭＡＲ
Ｋが形成される。第１４図の制御回路はループ構成であ
るから、まずモノマルチＭＭ３から第１５図Ｄ又は第１
６図Ｄに示す信号ＷＣが得られたものとして考える。こ
のときモノマルチＭＭ３の出力Ｑは第１５図Ｅ又は第１
６図Ｅに示すものとなり、この出力ＭＭ３Ｑとこれが積
分回路及びインバータ１５２を介されることにより遅延
されたものとがノア回路１５３に供給され、ノア回路１
５３の出力には、第１５図Ｆ又は第１６図Ｆに示すよう
に、信号Ｗドの立上りの微分パルスのようなパルスＷＥ
Δが現れる。このパルスＷＥΔと信号ＭＡＲＫがナンド
回路１５４に供給されるので、その出力は第１５図Ｇ又
は第１６図Ｇに示すものとなり、ナンド回路１５４の出
力の立下りでモノマルチＭＭ４がトリカーされ、その出
力Ｑは第１５図Ｈ又は第１６図Ｈに示すものとなる。モ
ノマルチＭＭ４の出力Ｑはそのままオア回路１５５に供
給されると共に、積分回路及びインバータ１５６を介し
てオア回路１５５に供給され、従つてオア回路１５５の
出力には第１５図１又は第１６図１に示すようにモノマ
ルチＭＭ４の出力Ｑの立下りを微分したようなパルスＭ
Ｍ４ＱΔが現れる。また、読出しクロツクＲＣと信号Ｍ
ＡＲＫがナンド回路１５７に供給されてその出力には第
１５図Ｊ又は第１６図Ｊに示すように、信号ＭＡＲＫが
“０゛のときに読出しクロツクＲＣが来たときに負とな
るパルスが生じる。これらオア回路１５５及びナンド回
路１５７の出力がナンド回路１５８に供給され、ナンド
回路１５８から第１５図Ｋ又は第１６図Ｋに示すパルス
が発生し、このパルスの立上りでモノマルチＭＭ５がト
リカーされる。この場合、モノマルチＭＭ５は再トリカ
ー可能とされているから、その出力Ｑ即ち信号ＡＤＳＬ
ＣＴ及びその出力Ｏ即ち信号ＡＤＳＬＣＴは第１５図Ｌ
ｌＭ又は第１６図Ｌ，Ｍで示すものとなる。信号ＡＤ別
℃Ｔはナンド回路１５９に信号ＭＡＲＫと共に供給され
、従つてナンド回路１５９の出力は、第１５図Ｎ又は第
１６図Ｎに示すものとなり、また信号ＡＤＳＬＣＴと書
込みクロツクＷＣ（ＲＷＣ又はＰＷＣ）とがナンド回路
１６０に供給され、この出力とナンド回路１５９の出力
とがナンド回路１６１に供給され、その立下りでモノマ
ルチＭＭ２がトリカーされる。こうすることにより、書
込みサイクルの開始時にＲＨＪである信号Ｎχ辻ＣＴと
書込みクロツクＷＣとにより書込みサイクルが開始する
。モノマルチＭＭ２の出力Ｑは第１５図０又は第１６図
０に示すものとなり、その立下りでモノマルチＭＭ３が
トリカーされるので、結局第１５図Ｄ又は第１６図Ｄに
示す書込み読出し制御信号ＷＲが形成されることになる
。上述せる所から明かなように本発明に依れば、記録状
態の開始時点及び再生時の最初の再生垂直同期信号が得
られた時点において、ＲＡＭの書込みアドレスカウンタ
１４３及び読出しアドレスカウンタ１４４をクリアする
ので、スタートストツプ信号によりＲＡＭの書込み及び
読出しを制御したときにオーバーフロー或いはアンダー
フローが生じることがなくデータの時間軸の圧縮或いは
伸長を行なうことができる。

【図面の簡単な説明】 第１図は本発明を適用しうるＰＣＭ方式による信号記録
再生装置の系統図、第２図はその記録信号波形を示す図
、第３図は記録再生兼用を考慮した信号記録再生装置の
要部の系統図、第４図及び第５図はモード信号発生器の
系統図及びそのタイムチヤート、第６図はクロツクパル
ス発生器の系統図、第７図，第８図及び第９図はスター
トストツプ信号発生器の系統図及びそのタイムチヤート
、第１０図はＲＡＭ及びその周辺回路の系統図、第１１
図はメモリー制御回路の系統図、第１２図及び第１３図
はメモリー装置のタイムチヤート、第１４図，第１５図
及び第１６図はメモリー制御信号発生回路の系統図及び
そのタイムチヤートである。 １はＶＴＲ、２ｉはＶＴＲの記録信号入力端子、２・ｏ
はＶＴＲの再生信号出力端子、３１はＲＡＭｌ３２はメ
モリー制御回路、３３は同期信号発生器、３４はクロツ
クパルス発生器、３５はスタートストツプ信号発生器、
３６は同期分離回路、３７は直並列変換器、４６は記録
スイツチ、４７はモードノ信号発生器、１４３は書込み
アドレスカウンタ、１４４は読出しアドレスカウンタ、
１５１はアドレスセレクタである。

Claims (1)

【特許請求の範囲】
1. １ アナログ信号をＰＣＭ方式による直列形式のデジタ
   ル信号に変換し、このデジタル信号をメモリー装置によ
   りその時間軸を圧縮して一定期間毎にデータ欠如期間を
   形成し、このデータ欠如期間に第１の基準信号を挿入す
   ると共に、上記デジタル信号の所定単位毎に第２の基準
   信号を挿入して記録信号を得、この記録信号を広帯域信
   号記録再生装置により記録媒体に記録し、この記録媒体
   からの再生信号をメモリー装置によりその時間軸を伸長
   して上記データ欠如期間を埋めるようになし、メモリー
   装置の出力をＤＡ変換して上記アナログ信号を得るよう
   にしたＰＣＭ方式による信号記録再生装置に於いて、記
   録時には記録動作設定信号の開始時点に基づいたスタン
   バイ信号を形成し、再生時には上記再生信号より分離さ
   れた第１の規準信号の最初のものに同期したスタンバイ
   信号を形成し、上記メモリー装置の書込み及び読出しア
   ドレス信号を発生するカウンタ上記スタンバイ信号によ
   りクリアするようにしたＰＣＭ方式による信号記録再生
   装置。