JPS6052502B2

JPS6052502B2 - メモリ−制御装置

Info

Publication number: JPS6052502B2
Application number: JP52048005A
Authority: JP
Inventors: 章伊賀; 慶隆橋本
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1977-04-26
Filing date: 1977-04-26
Publication date: 1985-11-19
Also published as: JPS53133011A

Description

【発明の詳細な説明】本発明は、例えばオーディオ信号をＰＣＭ変調して、
伝送媒体としてＶＴＲ（ビデオテープレコーダ）を用い
るＰＣＭ方式によるオーディオ信号記録再生装置に使用
して好適なメモリー制御装置に関する。

かかる信号記録再生装置の概略を第１図に示す。

第１図において１は例えば回転ヘッド形のＶＴＲを示す
。このＶＴＲＩはその記録信号入力端子ｌｉから与えら
れる映像信号をＦＭ変調器等からなる記録系を介して一
対の回転磁気ヘッドに供給し、映像信号の１フィールド
を磁気テープに傾斜したトラックとして記録するもので
ある。また、ＶＴＲＩの再生信号出力端子１０には、磁
気テープより再生された信号がＦＭ復調器等からなる再
生系を介することにより形成された映像信■）が取り出
される。このＶＴＲＩは一般に固定ヘッド方式に比べ
て伝送帯域が広い特長を有しており、このＶＴＲ１によ
り映像信号と信号形式が同一とされたＰＣＭ信号を記録
再生するものである。即ち２Ｌ及び２Ｒは夫々ステレ
オオーディオ信号の左方信号及び右方信号が供給される
端子であり、これら左方信号及び右方信号は夫々ローパ
スフィルタ３Ｌ及び３Ｒ）サンプリングホールド回路４
Ｌ及び４ＲＮＡＤ変換器５Ｌ及び５Ｒを介されることに
よりＰＣＭ変調される。

このＡＤ変換器５Ｌ及び５Ｒのデジタル出力は並列コー
ドであるので、並列直列変換器６により直列形式とされ
、時間軸圧縮回路７に供給され、時間軸圧縮回路７の出
力が同期信号付加回路８に供給される。時間軸圧縮回路
７及び同期信号付加回路８はＰＣＭ信号を映像信号と同
一の信号形態とするもので、前者により映像信号におけ
る垂直ブランキング期間に相当するデータ欠如期間が形
成され、後者により映像信号における垂直同期信号及び
水平同期信’号に相当する同期信号が付加される。この
同期信号付加回路８の出力がＶＴＲＩの記録信号入力端
子ｌｉに供給される。即ち第２図はこの記録されるＰ
ＣＭ信号の１フィールド期間（２６２．５Ｈ）但しＨは
水平周期）を・示すもので、垂直同期信号ＶＤ）等価パ
ルスＥＱ、及びＥＱ。

を含む胆の垂直ブランキング期間とその前後の期間には
データが挿入されず、例えば２４５Ｈの期間において水
平同期信号ＨＤて規定される１Ｈの期間毎にＰＣＭ信号
の３ワードが挿入される。この３ワードのＰＣＭ信号は
第３図に拡大して示すように、８ビツト相当のパルス幅
の水平同期信号ＨＤ及びその後の８ビツト相当のパルス
幅のバツクポーチを含む期間１ＢＧの後から、各ワード
が３２ビツトのコードが３ワード挿入されてなるもので
、１Ｈの期間は１１２ビツト相当の期間となる。この１
ワードは夫々１６ビツトの左右のオーデイオ信号が直列
に配されたもので、第３図では簡単のため゜゜１゛と“
゜０゛が交互の場合を表わす。また、第４図に示すよう
に垂直ブランキング期間は、奇数フイールド及び偶数フ
イールドでテレビジヨン信号と同様に１１２Ｈのずれを
もたせられており、狙の期間の等価パルスＥＱｌ、狙の
期間の垂直同期信号ＶＤ及び？の期間の等価パルスＥＱ
２が連続しているものである。そして、ＰＣＭ信号がそ
のフイールドにおいて最初に挿入されている時点から、
２４５Ｈの期間がＰＣＭ信号の存在する期間となり、こ
の後から次のフイールドの最初にＰＣＭ信号が挿入され
る迄の期間がデータ欠如期間１ＲＧとなり、（２４５Ｈ
＋ＩＲＧ）が１レコードと称される。データ欠如期間１
ＲＧは、偶数フイールドにおいて１７Ｈであり、奇数フ
イールドにおいて１８Ｈであり、平均して１７．５Ｈと
される。再生時では、第２図と同様なＰＣＭ信号が同期
信号分離回路９を介して時間軸伸長回路１０に供給され
る。この時間軸伸長回路１０の出力に連続したＰＣＭ信
号が現れ、これが直列並列変換回路１１により並列コー
ドに変換される。そしてＤＡ変換器１２Ｌ及び１２Ｒと
ローパスフイルタ１３Ｌ及び１３Ｒの系路を介すること
により、出力端子１４Ｌに左方信号が得られ、出力端子
１４Ｒに右方信号が得られる。時間軸圧縮回路７及び時
間軸伸長回路１０はＲＡＭ又は複数個のシフトレジスタ
等て実現される。

また記録系には図示せずも基準発振器が設けられ、基準
発振器の出力からサンプリングホールド回路４Ｌ，４Ｒ
に対するサンプリングパルス、鳩変換器５Ｌ，５Ｒ１並
列直列変換器６及び時間軸圧縮回路７に対するクロツク
パルスが形成される。一方、再生系では再生ＰＣＭ信号
から分離された同期信号ＨＤ，Ｄをタイムベースとして
時間軸伸長回路１０、直列並列変換器１１、ＤＡ変換器
１２Ｌ，１２Ｒに対するクロツクパルスが形成される。
かかる記録再生装置において時間軸圧縮回路７及び時間
軸伸長回路１０は時間軸の圧縮及び伸長処理を１レコー
ド単位で行なうもので、例えばＲＡＭによつて構成する
ことができる。

また、時間軸を変換するために書込みと読出しを非同期
で行なうように、ＲＡＭに対する制御が工夫されている
。そして時間軸圧縮回路７を構成するＲＡＭの容量は時
間軸圧縮量を考慮して定められ、時間軸伸長回路１０を
構成するＲＡＭの容量は時間軸伸長量及びＴＲｌにおい
て生じる時間軸変動の量を考慮して定められている。し
かしながら、この時間軸変動量が当初の予想を上回るも
のであると、オーバーフローあるいはアンダーフローが
生じることになる。従つてオーバーフローあるいはアン
ダーフローに対する対策が必要となる。本発明はかかる
時間軸伸長回路１０に使用して好適なメモリー制御装置
を提供するもので、特にオーバーフローあるいはアンダ
ーフローを検出して書込みアドレス又は読出しアドレス
の何れか一方を制御するだけで正常動作に回復できるよ
うにしたものである。以下、第５図を参照して本発明の
一実施例について説明するに、同期分離回路９からの再
生同期信号がパルス発生回路２１に供給される。

パルス発生回路２１はその一方の出力端子２１ａに再生
同期信号の有する時間軸変動のうちでジツタと称される
比較的高い周波数の時間軸変動に追従した書込みビツト
クロツクＰＷＢＣを発生すると共に、その他方の出力端
子２１ｂに再生同期信号の有する時間軸変動のうちでド
リフトと称される頗る低い周波数例えば０．３Ｈｚ以下
の時間軸変動に追従した読出しビツトクロツクＰＲＢＣ
を発生する。この場合、読出しビツトクロツクＰＲＢＣ
を一定周波数のものとしても良いが、ドリフト迄も補正
するとなるとＲＡＭの容量が大きくなる不都合があり、
また再生オーデイオ信号中にドリフトが含まれていても
聴惑上は大きな影響がないので上述のようにしている。
また、ワードカウンタ２２Ｗにより、書込みワードクロ
ツクＰＷＷＣが形成され、ワードカウンタ２２Ｒにより
読出しワードクロツクＰＲＷＣが形成される。また、再
生同期信号がゲート信号発生回路２３に供給され、これ
により第６図Ａに示す書込み動作の開始及び停止を制御
する書込みゲート信号ＰＷＧが形成されると共に、第６
図Ｂに示す読出し動作の開始及び停止を制御する読出し
ゲート信号ＰＲＧが形成される。

再生系では時間軸の伸長がなされるから、書込みゲート
信号ＰＷＧによりデータ欠如期間１ＲＧにおいてはＰＣ
Ｍ信号のＲＡＭに対する書込みは休止され、一方、読出
し制御信号ＰＲＧにより読出しは書込みクロツク周波数
より低い読出しクロツクに同期して連続してなされる。
この場合、時間軸変動を考慮して書込みゲート信号ＰＷ
Ｇにより書込み動作が開始されてから所定の時間遅れて
読出しゲート信号ＰＲＧにより読出し動作が開始される
。この書込みゲート信号ＰＷＧにより制御される書込み
ゲート回路２４Ｗと読出しゲート信号ＰＲＧにより制御
される読出しゲート回路２４Ｒが設けられている。

書込みゲート回路２４Ｗを通過した書込みビツトクロツ
クＰＷＢＣ及び書込みワードクロツクＰＷＷＣが夫々書
込み側のビツトアドレスカウンタ２５ＷＢ及びワードア
ドレスカウンタ２５ＷＷに供給され、一方、読出しゲー
ト回路２４Ｒを通過した読出しビツトクロツクＰＲＢＣ
及び読出しワードクロツクＰＲＷＣが夫々読出し側のビ
ツトアドレスカウンタ２５ＲＢ及びワードアドレスカウ
ンタ２５ＲＷに供給される。更に、後述するように本例
てはＰＣＭ信号の順序を並びかえるインターリーフを記
録時に行ない、一方再生時てはこの順序をもとの順序に
戻すデインターリーブを行なつているので、このインタ
ーリーフ及びデインターリーブの１単位である１プロツ
クを指定するためのプロツクカウンタ２５ＷＬ及び２５
ＲＬが設けられている。そしてデインタ一りーブは書込
みアドレスの制御でなされているのでデインターリーブ
制御回路３０が設けられている。この書込み側のアドレ
スカウンタの出力がアドレスセレクタ２６に供給される
と共に、読出し側のアドレスカウンタの出力が後述の保
護回路３１を介してアドレスセレクタ２６に供給され、
アドレスセレクタ２６により書込み側又は読出し側の何
れかのアドレスが選択され、この選択されたアドレスが
ＲＡＭ２７に対して与えられる。ＲＡＭ２７に対して入
力されるＰＣＭ信号はラツチ回路２８を介されることに
より、書込みビツトクロツクＰＷＢＣに同期したものと
なされ、ＲＡＭ２７から出力されるＰＣＭ信号は前述の
ように直列並列変換されてＤＡ変換器１２Ｌ，１２Ｒに
供給される。このようにひとつのＲＡＭ２７を用いて時
間軸の伸長及び時間軸変動分の除去を行なうために、非
同期で書込み動作及び読出し動作がなされる。

これは、アドレスセレクタ２６に加えられて書込みアド
レス或いは読出しアドレスの選択を制御する制御信号Ａ
ＤＳＬＣＴ＜５ＲＡＭ２７の書込み読出し制御回路（図
示せず）に供給される制御信号ＷＥによつてなされる。
これら制御信号ＡＤＳＬＣＴ及びＷＥはメモリー制御信
号発生回路２９により書込みビツトクロツクＰＷＢＣ及
び読出しビツトクロツクＰＲＢＣから形成される。メモ
リー制御信号発生回路２９は書込みビツトクロツクＰＷ
ＢＣを基準として、そのクロツクの周期を第１の半周期
と第２の半周期に分割し、第１の半周期に読出しビツト
クロツクＰＲＢＣの立上りが到来したとき書込みサイク
ルは書込みビツトクロツクＰＷＢＣの立上りで開始し、
書込みサイクル終了後読出しサイクルを開始し、第２の
半周期に読出しビツトクロツクＰＲＢＣの立上りが到来
したとき実効的な読出しサイクルを開始し、この読出し
サイクル終了後書込みサイクルを開始するように制御信
号ＡＤＳＬＣＴ及びＷＥを発生する。メモリー制御信号
発生回路２９の一例は本出願人が先に出願した特公昭５
８−５７８３６に記載されている。即ち第７図Ａに示す
ような周期Ｔｗの書込みビツトクロツクＰＷＢＣと同図
Ｂに示すような周期ＴＲ（Ｔｗ＜ＴＲ）の読出し・ビツ
トクロツクＰＲＢＣから、同図Ｃに示す制御信号ＷＥ及
び同図Ｄに示す制御信号ＡＤＳＬＣＴが形成される。そ
して、これら制御信号ＷＥ及びＡＤＳＬＣＴにより第７
図においてＴｗで示す書込みサイクルとＴＲで示す読出
しサイクルが互いに重・複しないように規定され、書込
みサイクルＴｗにおいてＰＣＭ信号がＲＡＭの所定の書
込アドレスに書込まれ、読出しサイクルＴＲにおいて所
定の読出しアドレスからＰＣＭ信号が読み出される。

またインターリーフ及びデインターリーブは３２ノワー
ドを１プロツクとして行なわれている。即ち記録時にお
いてオーデイオ信号がＰＣＭ変調されて得られる１番目
のワードＷ，から３旙目のワードＷ３２を第８図Ａに示
す。但し第８図では各ワードに関して数字の添字のみを
示し、また簡単のため時間軸の圧縮及び伸長については
省略されている。そして、記録系の時間軸圧縮回路７に
おけるアドレス制御によつてインターリーフが行なわれ
、ＴＲｌにより磁気テープに記録されるときは、１プロ
ツクの前半の１６ワードには、奇数番目のワードＷｌ，
Ｗ３，Ｗ５・・・・・・Ｗ３ｌが順次配列され、後半の
１６ワードには偶数番目のワードＷ２，Ｗ４，Ｗ６・・
・・・・Ｗ３２が順次配列される。また、再生ＰＣＭ信
号もこの第８図Ｂに示す順序となつており、デインター
リーブ回路３０によつて書込みアドレス制御されること
で、第８一図Ｃに示すもとの順序に戻される。つまり、
１プロツクのうちで最初にＲＡＭ２７に供給されるワー
ドＷ１から１幡目に供給されるワードＷ３ｌまでは、奇
数番目のワードアドレスに書き込まれ、１プロツクの後
半に供給される１６ワードは偶数番目のワードアドレス
に書き込まれ、また読出し時には、最初のワードＷ１の
書込まれたアドレスから順次ワードアドレスが進められ
て読出し動作がなされるのである。このように３２ワー
ドを１プロツクとしてインターリーフ及びデインターリ
ーブを行なつており、また前述のように１レコードのう
ちに挿入されるＰＣＭ信号は７３５ワードであるから、
１レコードでは２２プロツクと３１ワードが存在するこ
とになる。

また、ＲＡＭ２７は４Ｋ（＝４０９６）ビツトの容量で
ある。このようにインターリーフを行なうことにより再
生時にＶＴＲｌにおいて発生するドロツプアウトによる
影響を分散させることができる利点がある。次に本発明
の特長とするアンダーフロー及びオーバーフローに対す
る保護回路３１に関して説明する。

本例においてはアンダーフロー及びオーバーフローの検
出は、通常の状態において最もアンダーフロー及びオー
バーフローを生じやすい時点での読出しアドレスを監視
することによつてなされる。つまり、第６図Ａに示す書
込みゲート信号ＰＷＧが立上る時点Ｘ１から書込み動作
が開始され、これより遅れた時点Ｙから第６図Ｂに示す
読出しゲート信号ＰＲＧにより読出し動作が開始され、
書込み動作は時点Ｚの後で一旦停止され、次に再び時点
Ｘ２から書込み動作が開始されるから、読出すべきＰＣ
Ｍ信号がまだ書込まれていないアンダーフローが生じや
すいのは、新たに次のＰＣＭ信号が書込まれる直前の時
点Ｘ２であり、また書込まれるＰＣＭ信号がＲＡＭ２７
の容量をこえてしまうオーバーフローが生じやすいのは
、書込み動作が停止する直前の時点Ｚである。この時点
Ｘ２において、既に書込まれている７３５ワードに対し
て１６ワード以下の差しかない読出しアドレスが指定さ
れると、デインターリーブを行なつているためにアンダ
ーフローが生じることになる。従つて２２プロツク１４
ワード（７３５ワード−１７ワード）という読出しアド
レスが時点Ｘ２より前に発生すればアンダーフローのお
それがあると検出することができる。また時点Ｚにおい
てＲＡＭ２７の容量が？ビツト（１２８ワード）であつ
て、かつデインターリーブを行なつているから、読出さ
れるワードが書込まれた７３５ワードに対して（１２８
−１６＝１１２ワード）以上の差をもつものであるとオ
ーバーフローが生じることになる。従つて６２４ワード
（７３５ワード−１１１ワード）に対応する読出しアド
レスである１９プロツク１６ワードが時点Ｚより後に発
生すればオーバーフローのおそれがあると検出すること
ができる。そしてアンダーフローのおそれを検出したと
きには、読出しアドレスが進むのを停止し、オーパーフ
ロ一のおそれを検出したときには、読出しアドレスを必
要なワード数だけとばして先に進めるようになす。読出
しワードアドレスが進まないと、同一のＰＣＭ信号が繰
り返して読出されるから、ＰＣＭ復調後のオーデイオ信
号は一部に同一レベルの信号が連続したものとなり、一
方読出しワードアドレスがとばされると、ＰＣＭ復調後
のオーデイオ信号は一部の信号が欠落して信号のつなが
りが不連続のものとなる。しかし、このような現象の発
生する時間は頗る短時間であるから、聴感上は不自然で
はない。第９図は、以上の動作を実現する保護回路３１
の一例である。第９図における直列に接続された各４ビ
ツトのバイナリーウンタのうちで、最初の５ビツトが読
出しワードアドレスとされ、次の５ビツトが読出しプロ
ツクアドレスとされるようにワードアドレスカウンタ２
５ＲＷ及びプロツクアウトレスカウンタ２５ＲＬが構成
されている。このプロツクアドレスカウンタ２５ＲＬの
出力のうちで所定のものがアンドゲート４１に供給され
ることにより、アンドゲート４１の出力に２２プロツク
でぱ“１゛となる信号が形成される。また、ワードアド
レスカウンタ２５ＲＷの出力のうちで所定のものが供給
されるアンドゲート４２により１４ワード及び１５ワー
ドで゜゜１゛となる信号が形成される。これらアンドゲ
ート４１及び４２の出力がアンドゲート４３に供給され
てアンドゲート４３の出力に２２プロツクの１４ワード
及び１５ワードで“１゛となる信号が形成される。更に
アンドゲート４４により２２プロツクの１６ワード以上
で″Ｒ３となる信号が形成され、アンドゲート４３及び
４４の出力がノアゲート４５に供給される。従つてノア
ゲート４５の出力信号Ｃ１は２２プロツクの１４ワード
以上で゜゜０゛となり、次の周期のＰＣＭ信号を読出す
ためにこれらアドレスカウンタがクリアされて読出しア
ドレスがＯプロツクＯワードとなることによつて６゜１
゛となる。また上述と同様にアンドゲート４６により１
９プロツクで゜゜１゛となる信号が形成され、このアン
ドゲート４６の出力と１６ワード以上で′４ｒ３となる
信号が供給されるアンドゲート４７が設けられ、このア
ンドゲート４７の出力と２０プロツク以上で“゜１゛と
なるアンドゲート４８の出力がオアゲート４９に供給さ
れる。

従つてオアゲート４９の出力信号Ｇ２は１９プロツク１
６ワード以上で“゜１゛となリアドレスカウンタがクリ
アされることによつて“０゛となる信号である。そして
上述のノアゲート４５の出力信号Ｇ１が書込みゲート信
号ＰＷＧと共にオアゲート５０に供給され、オアゲート
４９の出力信号Ｇ２が書込みゲート信号ＰＷＧと共にオ
アゲート５１に供給される。

そしてオアゲート５０の出力信号Ｇｌｌが読出しワード
クロツクＰＲＷＣの供給されるアンドゲート５２に供給
され、オアゲート５１の出力信号Ｇｌ２がアドレスカウ
ンタ２５ＲＷ及び２５ＲＬの口ード端子ＬＤに加えられ
る。この信号Ｇｌｌが゜゜０゛のときは、読出しワード
クロツクＰＲＷＣはアドレスカウンタに供給されないか
ら、読出しアドレスは先に進まなくなる。また信号Ｇｌ
２が“１゛から“４０゛となるとアドレスカウンタに図
示の如きコードがプリセツトされ、読出しアドレスが強
制的に１９プロツクの１７ワードとなされる。上述の構
成によれば、正常動作時では、第１０図Ａに示す書込み
ゲート信号ＰＷＧに対して同図Ｂに示すタイミングのノ
アゲート４５の出力信号Ｇ１と同図Ｃに示すタイミング
のオアゲート４９の出力信号Ｃ２が発生する。つまり、
前述のように読出しアドレスが２２プロツク１４ワード
となつたことを示す信号Ｃ１の立下りは時点Ｘ２より後
となり、また読出しアドレスが１９プロツク１６ワード
となつたことを示す信号Ｃ２の立上りは時点ｚより前と
なる。従つてアンドオアゲート５４及び５１の出力信号
Ｇｌｌ及びＧｌ２は第１０図Ｄ及びＥに示すように６６
ｒ′のままであり、アドレスカウンタに対するプリセツ
トはなされず、読出しワードクロツクは供給され続ける
。次に第１１図Ａに示す書込みゲート信号ＰＷＧに対し
て同図Ｂに示すタイミングで信号Ｇ１が発生し、同図Ｃ
に示すタイミングで信号Ｇ２が発生するものとすると、
オアゲート５０の出力信号Ｇｌｌが同図Ｄに示すように
２２プロツク１４ワードの読出しアドレスの発生時点か
ら時点Ｘ２迄の間“０゛となる。

図示せずもオアゲート５１の出力信号Ｇｌ２ぱ゜１゛の
ままである。従つて信号Ｇｌｌが“０゛の間は読出しワ
ードクロツクＰＲＷＣのワードアドレスカウンタ２５Ｒ
Ｗに対する供給が停止されるから、読出しアドレスは進
まず、アンダーフローが生じることを防止できる。

更に第１２図Ａに示す書込みゲート信号ＰＷＧに対して
同図Ｂに示すタイミングで信号Ｇ１が発生し、同図Ｃに
示すタイミングで信号Ｇ２が発生するものとすると、オ
アゲート５１の出力信号Ｇｌ２が時点Ｚにおいて立下る
から、ワードアドレスカウンタ２５ＲＷ及びプロツクア
ドレスカウンタ２５ＲＬが１９ワード１７プロツクにプ
リセツトさ・れる。

つまり、何等の補正を行なわないと、時点Ｚ″の直後に
到達するはずの書込みアドレスが強制的に時点ｚにおい
て発生させられることになるから、オーバーフローが生
じることを防止できる。なお、第１２図では示していな
いが、オアゲート５０の出力信号Ｇｌｌぱ“１゛のまま
てある。このように本発明は、書込み動作と読出し動作
が非同期で行なわれる楊合であつてかつ時間軸の伸長を
なす際の書込みクロツク信号に時間軸変動分が含まれて
いる楊合に、時間軸変換処理のｌ周）期を規定する信号
を用いることにより、最もアンダーフロー及びオーバー
フローの生じやすい時点の読出しアドレスを監視し、こ
の読出しアドレスがアンダーフロー及びオーバーフロー
に関して許容しうるものであるか否かを検出するもので
ある。従つて常時アンダーフロー及びオーバーフローの
生じるおそれを監視する必要がなくなり、回路構成を簡
略化することができる。また、アンダーフロー及びオー
バーフローの生じるおそれを検出したときに書込みアド
レス又は読出しアドレスの一方（上述の例では読出しア
ドレス）のみを制御すれば良いから、コードの配列の並
びかえ（インターリーフ及びデインターリーブ）を行な
う場合に適用して好適である。即ち、オーバーフローの
生じるおそれを検出したときに書込みアドレスを先に進
めないオーバーフローを防止することも考えられるが、
コードの配列の並びかえを行なつている場合には、かか
る方法は適用できない。例えば第８図Ｄに示す順序のＰ
ＣＭ信号を書込むときに、オーバーフローの生じるおそ
れが検出されて第８図Ｄにおいて３番目〜５番目迄に入
力される３ワード（Ｗ５，Ｗ７，Ｗ９）の書込みを行な
わなかつたとすると、ＲＡＭに書込まれるＰＣＭ信号は
第８図Ｅに示すようにその順序が元の順序と大きく異な
つたものとなつてしまう。（なお、この場合では次のプ
ロツクのワードＷｌ，Ｗ３，Ｗ５も書込まれる。）つま
り、デインターリーブを行ないえないのである。しかし
、読出しアドレスのみを制御していれば、デインターリ
ーブに対して悪影響が与えられず極く短時間の信号の欠
落を含む点を除けば、原信号と同一のものをＰＣＭ復調
できるのである。なお、以上の説明では時間軸の伸長を
行なう場合に本発明を適用した場合であるが、逆に時間
軸の圧縮を行なう場合にも適用でき、またコードの順序
の並びかえを読出しアドレスの制御によつて行なう場合
にも適用することができる。

【図面の簡単な説明】

第１図は本発明を適用しうるＰＣＭ方式によるオーデイ
オ信号記録再生装置のプロツク図、第２図〜第４図はそ
の説明に用いる波形図、第５図は本発明の一実施例のプ
ロツク図、第６図〜第８図はその説明に用いる図、第９
図はその要部である保護回路の一例のプロツク図、第１
０図〜第１２図は保護回路の動作説明に用いるタイムチ
ヤートである。１はＶＴＲｌ２ｌはパルス発生回路、２５ＷＢ，２５Ｒ
Ｂはビツトアドレスカウンタ、２５ＷＷ，２５ＲＷはワ
ードアドレスカウンタ、２５ＷＬ，２５ＲＬはプロツク
アドレスカウンタ、２６はアドレスセレクタ、２７はＲ
ＡＭｌ３ｌは保護回路である。

Claims

【特許請求の範囲】

１デジタル信号を書込みクロック信号に応じたメモリ
ー装置のアドレスに書込むと共に、この書込まれたデジ
タル信号を読出しクロック信号に応じたアドレスから読
出し、上記書込み動作の停止時点の近傍の時点を示す信
号と、この時点に対応するべき読出しアドレスの発生時
点を示す信号とを比較し、この比較出力により上記メモ
リー装置のオーバーフローの生じるおそれを検出しアド
レスを所定アドレスにプリセットするようにしたことを
特徴とするメモリー制御装置。