JPS60536A - フロ−テイング加算器仮数部入力制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、フローティング加算器における仮数部入力制
御回路に係す、特に倍精度データ演算を高速に実行する
だめのフローティング加算器仮数部入力制御回路に関す
るものである。

〔発明の背景〕

ＳＩＮやＣＯ８，ＥＸＰなどについての関数演算を計算
機で実行する場合、単精度入力データの大きさ如何によ
っては内部演算で桁落ちが生じる場合がある。このため
内部演算を倍精度演算で行なうのが普通である。しかし
ながら、内部バスは通常３２ビット幅として構成されて
いることから、倍精度演算を行なうには倍精度データの
設定に２ステツプ要され、これがために高速性が要求さ
れる関数命令の処理に多くの時間を要することになる。

例えば、ＳＩＮやＣＯ８は内部演算を単精度演算として
行なう場合に比して３ステツプ、ＥＸＰは２ステツプそ
れぞれステップ数増加となる。このような不具合を解消
するには内部データバスや演算に関与するレジスタなど
を６．４ピット幅として構成することが考えられるが、
このようにする場合はそれらバスやレジスタなどのハー
ドウェア物量の増大化は避けられず得策とは云えない。

ハードウェア物量の増大や演算ステップ数の増加を抑え
、しかも桁落ちを防止しつつ倍精度演算を行なう必要が
あるわけである。ところで、内部で倍精度演算が行なわ
れる場合でも有効桁数によっては倍精度データにおける
仮数部の全てが必要とされることはないが、このような
場合にも２ステツプで倍精度データを設定するとすれば
、ステップ数増加となって得策であるとは云えない。

〔発明の目的〕

よって本発明の目的は、ハードウェア物量の増大をもた
らすことなく内部で倍精度演算が行なわれる場合に、倍
精度データが１ステツプで設定可とされる仮数部入力制
御回路を供するにある。

〔発明の概要〕

この目的のため本発明は、有効桁数との関係で倍精度デ
ータにおける下位仮数部分が必要でない場合には、上位
仮数部分のみを外部からの入力データより抽出するよう
にし、下位仮数部分については′０″として回路内部で
自動的に生成するようになしたものである。

〔発明の実施例〕

以［、本発明を第１図から第７図により説明する。

先ず第１図から第５図により本発明による仮数部入力制
御回路を含む７０−ティング加算器の全体構成と動作の
概要について簡単ながら説明すれば以下のようである。

第１図はパイプライン動作可として構成されたそのフロ
ーティング加算器の全体の概要構成を示したものであり
、図示の如く３ステージよりなるものとなっている。こ
こで７０−ティング加算器１についての具体的説明に入
る前に、入力データとしての単精度データ、倍精度デー
タについて説明すれば、そのフォーマットは第２図（ａ
）　、　（ｂ）にそれぞれ示す如くである。

これによると単精度データは全体として３２ビツトより
なり符号８１指数Ｅｓ、仮数Ｆａにはそれぞれ１ビツト
、８ピツト、３２ビツトが割当され、しかして単精度デ
ータは以下に示すデータを表わすものとなっている。

Ｉｔ　Ｅｌｌ−Ｂ８ 単精度データ１（−１）　・２　・１．Ｆｓ但し、Ｂｓ
は指数Ｂｇのバイアス分を、また、Ｓは６１＃か”０″
の値をとり”１＃である場合にはその単精度データは負
のデータであることを、０”の場合には正のデータであ
ることを示すようになっている。また、倍精度データは
全体が６４ビツトよりなり符号８１指数Ｅｏ、仮数ＦＤ
にはそれぞれ１ビツト、１１ビツト、５２ビツトが割当
され単精度データの場合と同様にその倍精度データは以
下に示すデータを表わすものとなっている。

倍精度データ１（−１）　・２　・１．ＦＤ但し、ＢＤ
は指数Ｅｎのバイアス分を示している。

さて、第１図に示す７０−ティング加算器について説明
すれば、その第１ステージにおいては２つの入力データ
より指数、仮数が所定状態で抽出され、抽出された仮数
は保持される一方、抽出された指数についてはこれらの
間で差がめられたうえその結果は保持されるとともに、
その符号結果に応じて大なる指数が選択されたうえ、保
持されるようになっている。加算器在入力信号バス１３
および加算器右入力信号バス１２からの入力データに含
まれる指数は指数部入力制御回路１０１゜１０２によっ
て所定の状態で抽出されるわけである。第３図（ａ）　
、　（ｂ）は入力データがそれぞれ単精度データ、倍精
度データである場合での指数部の抽出状態を示すが、こ
れからも判るように仮数のＬＳＢが１１番目ビット位置
に位置すべく揃えられた状態で抽出されるものである。

このようにＬＳＢが１１番目ビット位置に揃えられた指
数１１８，１２０は次に減算器１０９でその差がめられ
その結果１２４と符号１２２はそれぞれラッチレジスタ
１１３，１１２にラッチされるとともに、その符号１２
２の結果如何によってセレクタ１１０より犬なる指数１
２３が選択出力されたうえラッチレジスタ１１１にラッ
チされるようになっている。減算器１０９からは左入力
Ａ〉右入力Ｂである場合には符号１２２として′０”が
、また、左入力Ａく右入力Ｂである場合は′１”が出力
されるが、この符号１２２の状態如何によって指数１１
８，１２０の何れか犬なるものが指数１２３としてラッ
チレジスタ１１１にラッチされるものである。これによ
り基準となる指数がめられたわけである。なお、加算器
１の左入力信号バス１９および右入力信号バス２２から
は倍精度データ下３２ビットが入力されるが、このデー
タ部分には指数は含まれていないことから、指数部入力
制御回路１０１，１０２には供されない。

また、第１ステージにおける仮数の処理について説明す
れば、左入力信号バス１３．１９および右入力信号バス
１２．２２より入力される各入力データにおける仮数は
仮数部入力制御回路１１４゜１１５によってそれぞれ所
定に入力データより抽出され、抽出された仮数１２５，
１２６はラッチレジスタ１１６，１１７にラッチされる
ようになッテイる。第４図（ａ）、　（ｂ）はラッチレ
ジスタ１１６゜１１７にラッチされる仮数のデータフォ
ーマットを示したものである。第４図（ａ）に示すよう
に入力データが単精度データの場合には仮数Ｆ８はその
まま９番目ビット位置から３１番目ビット位置に位置す
るように抽出されるが、倍精度データの場合は仮数Ｆｏ
が第４図（ｂ）に示すように３ビット分左方向にシフト
された状態でラッチされるものである。この場合８番目
ピット位置は強制的に”′１″の状態におかれるが、こ
れは仮数Ｆｓ、Ｆｐ’ｅ本来の形での仮数、即ち、１．
Ｆ　ｓ　、　１．Ｆ　ｎの形に戻すためのものである。

次に第２ステージでの処理について説明すれば、指数に
ついては加算出力態様に応じたバイアス補正が行なわれ
るようになっている。単精度入力データに対して単精度
演算結果を得る場合および倍精度入力データに対して倍
精度演算結果を得る場合にはバイアス補正は行なわれ々
い。しかしながら、倍精度入力データに対して単精度演
算結果を得る場合にはバイアス補正値Ｉ”　（Ｂｏ　Ｂ
＋＋）ｊが、これとは逆に単精度入力データに対して倍
精度演算結果を得る場合はバイアス補正値［−（ＢｇＢ
Ｄ月がそれぞれ加算されるものである。バイアス補正は
図示の如くラッチレジスタ１１１からの指数１４３が加
算器１３１でセレクタ１３３からのバイアス補正値ｒＯ
Ｊ　、［（ＢＤ　Ｂｓ）ｊ、［（Ｂｓ−Ｂｏ）Ｊの何れ
か１つと加算てれることによって行なわれ、加算結果１
４７はラッチレジスタ１３２にラッチされるようにガっ
ている。如何なるバイアス補正値がセレクタ１３３で選
択されるかは入力データの精度形式と最終的な演算結果
である出力データの精度形式とによって外部（マイクロ
プログラムコントローラ）より指定されるものである。

また、第２ステージでの仮数の処理は、小なる指数に係
る仮数は指数間の差に応じて右方向にシフトされた後他
の仮数、即ち、大なる指数に係る仮数と所定に加減算さ
れるようになっている。図示の如くラッチレジスタ１１
６，１１７からの仮数１５８，１５７はラッチレジスタ
１１２からの符号結果１４４によってセレクタ１３４で
指数が小なるものに係る方が選択されるようになってお
り、更に選択された仮数１６５はシフタ１３５でラッチ
レジスタ１１３からの指数差１４５によって右方向にシ
フト制御されるようになっている。

例えば指数の差が′２″である場合には２ビット分右方
向にシフトされるものである。これにより加算に必要と
される桁合せが行なわれるものである。次にシック１３
５より出力されるシフト済の仮数１５４，１５５は他の
仮数とＡＬＵ　１３９で演算されるが、セレクタ１３７
，１３８は演算入力を選択するために設けられたもので
ある。ラッチレジスタ１１６からの仮数１５３に係る指
数が大である場合にはその仮数１５３はセレクタ１３７
を介しＡＬＵ左入力Ａ１６０として、また、ラッチレジ
スタ１１７からの指数１５７はセレクタ１３４、シフタ
１３５、セレクタ１３８を介しＡＬＵ右入力Ｂ１６１と
してＡＬＵ１３９で演算されるものである。これとは逆
にラッチレジスタ１１７からの仮数１５６に係る指数が
犬である場合にはその仮数１５６はセレクタ１３８ｆ：
介しＡＬＵ右入力Ｂ１６１として、また、ラッチレジス
タ１１６からの指数１５８はセレクタ１３４、シフタ１
３５、セレクタ１３７を介しＡＬＵ左入力Ａ１６０とし
てＡＬＵＩ　３９で演算されるものである。この場合Ａ
ＬＵ　１３９で如何なる演算が行なわれるかはＡＬＵモ
ード判定回路１３６からのモード制御信号１５０によっ
ている。外部（マイクロ′プログラムコントローラ）か
らの演算種類制御信号１５２と入力データ符号信号（Ｓ
）１４８゜１４９とにもとづきＡＬＵ　１３９での演算
が制御されるものである。演算種類制御信号１５２が加
算を指示している場合にはＡＬＵ１３９でＡＬＵ右入力
１６１とＡＬＵ左入力１６０との間で加減算が行なわれ
るが、その演算結果は２の補数形式が得られるようにな
っている。この演算結果は絶対値表現回路１７１全介し
ラッチレジスタ１４２にラッチされるが、絶対値表現回
路１７１においてはＡＬＵ１３９からの演算結果の符号
を判定し符号が正である場合にはそのままとし、負であ
る場合は下５６ビツトのデータに対して２の補数をとる
ようになっている。これによりラッチレジスタ１４２に
は符号ピッ）（８）と絶対値化された演算結果がラッチ
されるものである。絶対値表現回路１７１より得られる
絶対値化結果１６２はまたＬＥＡＤＯカウント回路１４
０に与えられ、その演算結果が例えば０．００１１・・
・といった形であれば′３＃をカウントあるいは検出す
るようになっている。第５図はその場合での演算結果の
フォーマットを単精度データに例を採って示したもので
あるが、８番目ビット位置と９番目ピット位置との間に
小数点が存するから、その演算結果を３ピツト左方向に
シフトせしめれば、１．１・・・といった形にし得るこ
とが判る。即ち、ＬＥＡＤＯカウント回路１４０は第８
番目ビット位置のビット情報が′ｏ２である場合にその
ビット位置から右方向に′０＃が何個連続するかをカウ
ントあるいは検出するようになっているものである。そ
のカウントあるいは検出の結果はラッチレジスタ１４１
にラッチされるが、これは後述するようにシフト制御に
供されるようになっている。

さて、最後に第３ステージでの処理について説明すれば
、このステージでは絶対値化された仮数の演算結果をシ
フト処理によって１．・・・といった形に戻す正規化処
理が行なわれ、また、このシフト処理に応じ指数が補正
されるようになっており、補正済の指数、仮数演算結果
の符号および正規化された仮数演算結果は所定に配列し
直されることによって加算結果が目的とするデータ形式
で得られるようになっている。

即ち、絶対値化された仮数の演算結果はラッチレジスタ
１４２にその符号ピッ）（Ｓ）とともにラッチされてい
るが、これより演算結果の符号は一義的に定まるから、
符号ビット情報は加算結果符号１８１として出力データ
制御回路１７５にそのまま与えられることになる。問題
は絶対値化された仮数演算結果の正規化処理である。こ
こで仮数演算結果は一般に３つに大別されるものとなっ
ている。その１は１１．・・・由や１０．・旧・・とい
った形の場合である。この場合には仮数演算結果を１ビ
ツト右方向にシフトさせて正規化処理を行なうと同時に
、ラッチレジスタ１３２にラッチされている指数に１を
加える補正処理が要されるというものである。７番目ビ
ット位置のビット情報が“１＃である場合には上記のよ
うな処理が行なわれるゎけであるが、このような処理は
入力データの指数が同一であって、結果的に絶対的な意
味での加算が行なわれる場合に行なわれることになる。

その２は１．・・・・・・といった形の場合である。こ
のような場合には正規化処理のだめのシフト処理は不要
であり、また、ラッチレジスタ１３２にラッチされてい
る指数も何等補正されることを要しないものである。そ
の３は０．・・・・・・といった形の場合である。

この場合には１．・・・・・・といった形にすべく左方
向にシフト処理を行ない、そのシフト数分だけマツチレ
ジスタ１３２にラッチされている指数は減じられる必要
があるというものである。ラッチレジスタ１４２からの
仮数演算結果は丸め処理回路１７２で丸め処理され、丸
め処理後の仮数演算結果１８２はシフタ１７３，１７４
の何れかでシフト処理されるわけであるが、このうちシ
フタ１７３はラッチレジスタ１４２における７番目ピッ
ト位置のビット情報１７８が′０＃である場合にラッチ
レジスタ１４１にラッチされている数値１７７分だけ仮
数演算結果１８２を左方向にシフトするものとなってい
る。一方、シフタ１７４はその７番目ビット位置のピッ
ト情報１７８がパ１＃である場合に仮数演算結果１８２
を右方向に１ビツトシフトするようになっている。これ
により正規化仮数演算結果１８５が得られるものである
。この正規化処理の際には指数の補正も行なわれるが、
加算器１７０はそのためのものであり、ラッチレジスタ
１３２からの指数１８９は加算器１７０で１加えられる
か、またはラッチレジスタ１４１からの数値１７７分だ
け減じられるようになっている。したがって、加算器１
７０からの補正済指数１７６が得られるものである。

さて、出力データ制御回路１７５では以上のようにして
得られた３種の結果は外部（マイクロプログラムコント
ローラ）からの制御信号２４１によって所定に配列され
たうえ加算器出力（上位３２ビツト出力１７および下位
３２ビツト出力１９）として出力されることになる。

゛　本発明に係るフローティング加算器は以上のように
動作するが、最後に本発明による仮数部入力制御回路の
一例での構成について説明する。

第６図は第１図における仮数部入力制御回路１１４の構
成を示したものであるが、仮数部入力制御回路１１５も
同様となっている。第６図において外部（マイクロプロ
グラムコントローラ）からの制御信号（Ｓ）２４５は入
力データが単精度データである場合のみ′１”となり、
また、制御信号（ＤＵ）２４６は入力データとしての倍
精度データが２回に分割されて入力される際でのその上
位３２ビツトが入力される場合のみｔｔ　１　ｕ、下位
３２ビツトが入力される場合には制御信号（ＤＬ　）　
２４７が１１″となるようになっている。

更に、制御信号（Ｄ）２４８は入力データが倍精度デー
タである場合のみ”１″、更にまた制御信号（Ｂ３２）
２４９は入力データが３２ビツト幅の入力信号バスより
入力される場合に１ｎ、６４ビツト幅の入力信号バス（
入力信号バス１３゜１９）より入力される場合には°゛
０″の状態におかれるようになっている。

先ず制御信号２４５が′１″におかれた場合であるが、
この場合にはノアゲート３００，３０２゜３０６および
インバータ３０１によってトライステートバッファゲー
ト３１０，３１１，３１２゜３１４．３１８，３１９が
選択されることになる。

したがって、出力としての仮数１２５における０〜７番
目ビット位置は°゛０”に、８番目ビット位置は°゛１
″に、９〜３１番目ビット位置は入力信号バス１３にお
ける９〜３１番目ビット状態におかれ、更に３２〜６３
番目ビット位置は′０＃におかれることになる。

また、制御信号２４６がパ１”の場合は指数１２５にお
ける０〜８番目ピット位置は制御信号２４５が６１＃で
ある場合と同一の状態におかれるが、９〜２８番目ビッ
ト位置はノアゲート３０３によってトライステートバッ
ファ３１３が選択されることから、入力信号バス１３に
おける１２〜３１番目ビット状態におかれる。この後制
御信号２４７が１＃となるが、この場合にはノア１ゲー
ト３０４，３０６によってトライステートバッファグー
）３１６，３１７，３１９が選択されるから、仮数１２
５における２９〜６０番目ビット位置は入力信号バス１
９における３２〜６３番目ビット状態に、６１〜６３番
目ビット位置は°゛０”におかれることになる。これに
よりラッチレジスタ１１６には第４図（ｂ）に示す如く
に仮数１２５がラッチされるものでおる。

さて、加算器出力や乗算器（図示せず）出力が入力デー
タとして加算器に入力される場合には、入力データは倍
精度データとして６４ビツト同時に入力信号バス１３．
１９より入力されるものとなっている。このような場合
には制御信号２４８は′１”に、また、制御信号２４９
は０″におかれることから、インバータ３０７、アンド
ゲート３ｏ５およびノアゲート３００，３０３゜３０４
．３０６によってトライステートバッファゲート３１０
，３１１，３１３，３１６，３１７゜３１９が選択され
る。即ち、第４図（ｂ）に示す如くにラッチレジスタ１
１６には仮数がラッチされるものである。亨た、メモリ
などからの倍精度データにもとづき倍精度演算が行なわ
れる際に下位仮数部分が不要とされる場合には制御信号
２４８゜２４９はともにパ１”におかれる。このように
制御すれば、アンドゲート３０８、ノアゲート３００゜
３０２．３０３，３０６およびインバータ３０９によっ
てトライステートバッファゲート３１０゜３１１．３１
３，３１５，３１８，３１９が選択されることから、仮
数Ｆｎのうち入力信号バス１３からの仮数部分（１２〜
３１番目ビット状態）のみが仮数１２５における９〜２
８番目ビット位置におかれ、更にθ〜７番目ビット位置
および２９〜６３番目ビット位置を′０”としてラッチ
レジスタ１１６に抽出設定され得るものである。

このように仮数を抽出設定する場合は、第７図に示すフ
ォーマットの火線で表わ嘔れる上位３２ビツトだけが３
２ビツト幅の入力信号バスを介し入力されることで、内
部的には６４ビツトの倍精度データとして取扱い得るわ
けである。なお、第７図に示すフォーマットの倍精度デ
ータは以下に示すデータを表わすものとなっている。

ＥＤＢＤ 倍精度データ１（−１）　・２　・１．　Ｆ　′Ｄ但し
、Ｆ６は２０ビツトの仮数を表わす。また、第７図中の
破線で示される仮数部の下位３２ピツ）（Ｆ％）に相当
する部分は、内部的に′０”として処理される。

〔発明の効果〕

以上説明したように本発明は、下位仮数部分が有効桁数
との関係で不要とされる倍精度データより仮数を抽出す
るに際し、上位仮数部分を含む倍精度入力データ部分よ
りその上位仮数部分のみを抽出し、下位仮数部分につい
ては全て′０″として生成するようになしたものである
。したがって、本発明による場合は、下位仮数部分を含
む倍精度データ部分は入力データとして入力される必要
はなく、必要とされる仮数は１ステツプで抽出設定され
得る。これにより関数命令（ＳＩＮやＣＯＳ。

ＥＸＰ等）を計算機で処理する際計算途中での桁落ちを
防ぎつつ処理時間の増加を１ステツプに押えることが可
能となる。本発明によらない場合は桁落ちを許すか、さ
もなければ処理時間の増加（８ＩＮ−？ＣＯ８では２ス
テツプ、ＥＸＰでは１ステツプの増加となるが、複雑な
プログラミングでカバーする場合はそれぞれの処理時間
は１ステツプ減少）を招くことになる。また、本発明に
よる場合には倍精度演算によるデータ参照はそれぞれ１
ステツプで行なわれることから、ハードウェア上レジス
タやメモリ、フローティング加算器などに接続されるバ
スやレジスタ類などのビット数幅を倍精度データのそれ
に一致させることは不要とされる。

【図面の簡単な説明】

第１図は、本発明による仮数部人力制御回路を含むパイ
プライン構成フローティング加算器の全体構成を示す図
、第２図（ａ）、　（ｂ）は、単精度データ倍精度デー
タのデータフォーマットをそれぞれ示す図、第３図（ａ
）、　（ｂ）は、単精度入力データ、倍精度入力データ
より抽出された指数のデータフォーマツトラそれぞれ示
す図、第４図（ａ）、　（ｂ）は、同じくそれら入力デ
ータより抽出された仮数のデータフォーマットをそれぞ
れ示す図、第５図は、正規化処理を説明するだめの図、
第６図は、本発明による仮数部入力制御回路の一例での
構成を示す図、第７図は、本発明によって得られる倍精
度データのフォーマットを説明するための図である。 １３．１９・・・左入力信号バス、１２．２２・・・右
入力信号バス、１１４，１１５・・パ仮数部人カ制御回
路、１３９・ＡＬＵ　（仮数加減算用）、３００゜３０
２．３０３，３０４，３０６・・・ノアゲート、３０１
．３０７，３０９−・・インバータ、３０５゜３０８・
・・アンドゲート。 代理人　弁理士　秋本正実

Claims (1)

【特許請求の範囲】
1. １、単精度データ、倍精度データを用いた加減演算が可
   能として構成されたフローティング加算器の仮数部入力
   制御回路において、ビット幅が倍精度データの半分とさ
   れる入力信号バスより上位倍精度データが入力される際
   、該データよりゲート論理回路により上位仮数部部分を
   抽出すると同時に、下位倍精度データに含まれる下位仮
   数部部分が不要とされる限りにおいて下位仮数部分を全
   て０”として内部で自動生成する構成を特徴とするフロ
   ーティング加算器仮数部入力制御回路。