JPS60537A - 正規化回路 - Google Patents
正規化回路Info
- Publication number
- JPS60537A JPS60537A JP58108641A JP10864183A JPS60537A JP S60537 A JPS60537 A JP S60537A JP 58108641 A JP58108641 A JP 58108641A JP 10864183 A JP10864183 A JP 10864183A JP S60537 A JPS60537 A JP S60537A
- Authority
- JP
- Japan
- Prior art keywords
- bits
- register
- bit
- circuit
- normalization
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/01—Methods or arrangements for data conversion without changing the order or content of the data handled for shifting, e.g. justifying, scaling, normalising
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は小数の正規化回路に関し、正規化処理を迅速に
行なえるようにしようとするものである。
行なえるようにしようとするものである。
従来技術と問題点
計算機などではｎビットの２進小数Ａｏ＝ａｏａ＋らａ
ｌまでが０である小数は最上位のビットａｌが１になる
ように小数点を移動させる、即ち正規化処理を行なうこ
とが多い。この正規化処理は次式のように表わすことが
できる。
ｌまでが０である小数は最上位のビットａｌが１になる
ように小数点を移動させる、即ち正規化処理を行なうこ
とが多い。この正規化処理は次式のように表わすことが
できる。
＝Ａ＋Ｘ２’ 但し２°＜Ａ＋＜２−１こ−でＳはサイ
ンビットでＡｏ≧０なら０．Ａ。
ンビットでＡｏ≧０なら０．Ａ。
〈０なら１であり、Ａ１は正規化後の小数、ｍは正規化
処理で行なった小数点のシフト回数で、これらは正規化
小数の仮数部、指数部と呼ばれる。
処理で行なった小数点のシフト回数で、これらは正規化
小数の仮数部、指数部と呼ばれる。
第２図はＡｏ＝ＳＯＯ１０１０なる小数の正規化をして
５１０１ＱＯＯ（Ｓ＝０（７）場合）にした例を示し、
２回の左シフトで正規化完了となっている。第１図はか
＼る正規化を行なう処理プログラムの概要を、第３図は
ハードウェアを示す。第１図に示すように正規化はサイ
ンビットｓと小数の各ビットａＩ＋ ａ ２・・・・・
・との排他オアをとる形で行なわれ、この排他オアの結
果Ｆが０なら次のビソトとサインビットとの排他オアを
とり、Ｆ＝１になるまでこれを繰り返す。第３図では正
規化に当って小数Ａ、 ｏをレジスタ１０にセントする
。該レジスタの入出力端に１ビツトシフト回路１２の出
、入力端が接続され、該シフト回路１２はレジスタ１０
の出力端の各ビットａ１〜ａｎ−１を１ビ・７１〜ずつ
左へシフｌ〜して該レジスタ１０へ入力する。この処理
は該レジスタ１０ヘシフトクロソクＣＬＫが入力する度
に行なわれる。１４は排他オアゲートで、シフトが行な
われる毎にａｏとａａＱとａ２．・・・・・・の排他オ
アをとる。その結果ＦがＯならインヒビットゲー）１６
．１８は開き、クロックＣＬＫが該ゲートを通ってレジ
スタ１０および２０へ入力する。レジスタ２０はクロッ
クＣＬＫが入る度に＋１回路２２で該レジスタの内容に
＋１したものを取込み、結果シフト回数ｍを計数する。
５１０１ＱＯＯ（Ｓ＝０（７）場合）にした例を示し、
２回の左シフトで正規化完了となっている。第１図はか
＼る正規化を行なう処理プログラムの概要を、第３図は
ハードウェアを示す。第１図に示すように正規化はサイ
ンビットｓと小数の各ビットａＩ＋ ａ ２・・・・・
・との排他オアをとる形で行なわれ、この排他オアの結
果Ｆが０なら次のビソトとサインビットとの排他オアを
とり、Ｆ＝１になるまでこれを繰り返す。第３図では正
規化に当って小数Ａ、 ｏをレジスタ１０にセントする
。該レジスタの入出力端に１ビツトシフト回路１２の出
、入力端が接続され、該シフト回路１２はレジスタ１０
の出力端の各ビットａ１〜ａｎ−１を１ビ・７１〜ずつ
左へシフｌ〜して該レジスタ１０へ入力する。この処理
は該レジスタ１０ヘシフトクロソクＣＬＫが入力する度
に行なわれる。１４は排他オアゲートで、シフトが行な
われる毎にａｏとａａＱとａ２．・・・・・・の排他オ
アをとる。その結果ＦがＯならインヒビットゲー）１６
．１８は開き、クロックＣＬＫが該ゲートを通ってレジ
スタ１０および２０へ入力する。レジスタ２０はクロッ
クＣＬＫが入る度に＋１回路２２で該レジスタの内容に
＋１したものを取込み、結果シフト回数ｍを計数する。
ａ１＝１になるとＦ＝１となり、ゲート１６．１８は閉
じてシフト及び計数は停止する。
じてシフト及び計数は停止する。
このときのレジスタ１０の内容が正規化された小数の数
値部つまり仮数、ｍはその指数である。従来法では上記
のように最上位ビットが１になるまで１ビツトずつシフ
トを行なうので、最下位ビ・ノドのみ１のｎビット小数
では（ｎ−２）回シフトを繰り返さねばならず、処理時
間が長くなるという欠点がある。
値部つまり仮数、ｍはその指数である。従来法では上記
のように最上位ビットが１になるまで１ビツトずつシフ
トを行なうので、最下位ビ・ノドのみ１のｎビット小数
では（ｎ−２）回シフトを繰り返さねばならず、処理時
間が長くなるという欠点がある。
発明の目的
本発明は最初はシフトを複数ビットずつ行ない、それで
はシフトし過ぎという所で１ビツトシフトに切換え、こ
うして迅速な正規化処理を可能にしようとするものであ
る。
はシフトし過ぎという所で１ビツトシフトに切換え、こ
うして迅速な正規化処理を可能にしようとするものであ
る。
発明の構成
本発明の正規化回路は小数をセットされるレジスタと、
該レジスタの全ピントを１ビツトずつシフトする１ビツ
トシフト回路および複数ビ・ノドずつシフトする複数ビ
ットシフト回路と、該レジスタの上位複数ビットが複数
ビットシフト可能な状態か、１ビツトシフトのみ可能な
状態か、更に正規化完了かを判断して、前記複数ビット
シフト回路または１ビツトシフト回路のどちらかを有効
にし、正規化完了で正規化完了信号を出力する回路とを
備えることを特徴とするが、次に実施例を参照しながら
これを説明する。
該レジスタの全ピントを１ビツトずつシフトする１ビツ
トシフト回路および複数ビ・ノドずつシフトする複数ビ
ットシフト回路と、該レジスタの上位複数ビットが複数
ビットシフト可能な状態か、１ビツトシフトのみ可能な
状態か、更に正規化完了かを判断して、前記複数ビット
シフト回路または１ビツトシフト回路のどちらかを有効
にし、正規化完了で正規化完了信号を出力する回路とを
備えることを特徴とするが、次に実施例を参照しながら
これを説明する。
発明の実施例
第４図は本発明の第１の実施例を示し、第３図と同じ部
分には同じ符号が付しである。２４は４ビツトシフト回
路で１ビツトシフト回路１２と同様にその人、出力端は
レジスタ１０の出、入力端に接続され、レジスタ１０の
出力端の各ビア）ａ＋〜ａ ｎ −Ｈを４ビツトシフト
して該レジスタ１０へ入力する。第５図（ａｌは４ビツ
トシフト回路２４の一例を示す。本例ではｎ＝３として
おり、各８個の人、出力端子を持ち、１番目のサインピ
ントはそのま＼であるが、６番目の入力は２番目の出力
へ、７番目の入力は３番目の出力へ・・・・・・接続さ
れ、５〜８番の出力は“０”入力を与えられ、こうして
レジスタ１０の出力ａ＋”ａ７の４ビツトずつのシフト
が行なわれる。■ピントシフト回路は第５図（ｂｌの構
成を有する。これらのシフト回路の出力端は信号ｆａ、
ｆｂで開かれるアンドゲート２６．２８およびオアゲ
ート３０を通してレジスタ１０の入力端へ接続される。
分には同じ符号が付しである。２４は４ビツトシフト回
路で１ビツトシフト回路１２と同様にその人、出力端は
レジスタ１０の出、入力端に接続され、レジスタ１０の
出力端の各ビア）ａ＋〜ａ ｎ −Ｈを４ビツトシフト
して該レジスタ１０へ入力する。第５図（ａｌは４ビツ
トシフト回路２４の一例を示す。本例ではｎ＝３として
おり、各８個の人、出力端子を持ち、１番目のサインピ
ントはそのま＼であるが、６番目の入力は２番目の出力
へ、７番目の入力は３番目の出力へ・・・・・・接続さ
れ、５〜８番の出力は“０”入力を与えられ、こうして
レジスタ１０の出力ａ＋”ａ７の４ビツトずつのシフト
が行なわれる。■ピントシフト回路は第５図（ｂｌの構
成を有する。これらのシフト回路の出力端は信号ｆａ、
ｆｂで開かれるアンドゲート２６．２８およびオアゲ
ート３０を通してレジスタ１０の入力端へ接続される。
４ビツトシフトか１ビツトシフトかはレジスタ１０の上
位４ビツトを見て決定する。排他オアゲート３２．３’
４，３６．３８及び符号器４０がこれを行なう回路で、
該排他ゲート群はサインビットａｏと上位４ビツトａ１
〜ａ４の排他オアをとり、その結果をｅｏ〜ｅ３として
出力する。符号器４０はこれらを入力されて下記真理値
表に示す出力信号ｆａ−ｆｃを生じる。
位４ビツトを見て決定する。排他オアゲート３２．３’
４，３６．３８及び符号器４０がこれを行なう回路で、
該排他ゲート群はサインビットａｏと上位４ビツトａ１
〜ａ４の排他オアをとり、その結果をｅｏ〜ｅ３として
出力する。符号器４０はこれらを入力されて下記真理値
表に示す出力信号ｆａ−ｆｃを生じる。
表 １
ｅｏ〜ｅ３がＯということはａ１〜ａ４がａＱと同じ、
即ちＯということであり、この場合は４ビットシフトし
てよい。またｅｏは０であるがｅ１〜ｅ？のいずれかカ
月ということはａｌは０従って正規化未了であるがａ２
〜ａ４のいずれかが１従って４ビツトシフトではシフト
し過ぎということである。従って符号器４０は前者の場
合信号ｆａを生じ、アンドゲート２６を開いて４ビツト
シフト回路２４を有効にし、また後者の場合は信号ｆｂ
を生じてアンドゲート２８を開き、１ビツトシフト回路
１２を有効にする。これらの信号ｆａ、 ｆｂはアンド
ゲート４２，４４にも加わり、これらを開いて“′４”
または１”を加算器２２ヘオアゲート４６を通して入力
し、レジスタ２ｏと加算器２２からなる回路を＋４回路
または＋１回路にする。
即ちＯということであり、この場合は４ビットシフトし
てよい。またｅｏは０であるがｅ１〜ｅ？のいずれかカ
月ということはａｌは０従って正規化未了であるがａ２
〜ａ４のいずれかが１従って４ビツトシフトではシフト
し過ぎということである。従って符号器４０は前者の場
合信号ｆａを生じ、アンドゲート２６を開いて４ビツト
シフト回路２４を有効にし、また後者の場合は信号ｆｂ
を生じてアンドゲート２８を開き、１ビツトシフト回路
１２を有効にする。これらの信号ｆａ、 ｆｂはアンド
ゲート４２，４４にも加わり、これらを開いて“′４”
または１”を加算器２２ヘオアゲート４６を通して入力
し、レジスタ２ｏと加算器２２からなる回路を＋４回路
または＋１回路にする。
更に、ｅｏ−１のときはこれはａ１＝ｌ即ち正規化終了
ということであり、このとき符号器４０は出力ｆｃ（−
Ｆ）を生じてインヒビソトゲート１６及び４８を閉じ、
レジスタ１０．２０のシフト、計数動作を停止する。信
号Ｆは正規化終了表示信号となる。
ということであり、このとき符号器４０は出力ｆｃ（−
Ｆ）を生じてインヒビソトゲート１６及び４８を閉じ、
レジスタ１０．２０のシフト、計数動作を停止する。信
号Ｆは正規化終了表示信号となる。
第６図は＋８ピントシフトを行なう本発明の第２の実施
例を示し、第４図と同じ部分には同じ符号を付しである
。５０は８ビツトシフト回路で第５図（Ｃ）の如き構成
を有し、９番目、１０番目、・・・・・・のデータビッ
トａ９．ａ、。、・・・・・・を１番目、２番目、・・
・・・・のデータビットＸＩ、Ｘ２． ・・・・・・に
する。５２は排他オアゲート群で、レジスタ１０が出力
するサインビットａｏと１〜８番目のデータビットａ１
〜ａ８との排他オアをとり、その結果８０ｊ”ｅ７を出
力する。符号器４０はこれを受け、次表の真理値表に示
す出力ｆａ＋ ｆｂ＋ ｆｃを生じる。
例を示し、第４図と同じ部分には同じ符号を付しである
。５０は８ビツトシフト回路で第５図（Ｃ）の如き構成
を有し、９番目、１０番目、・・・・・・のデータビッ
トａ９．ａ、。、・・・・・・を１番目、２番目、・・
・・・・のデータビットＸＩ、Ｘ２． ・・・・・・に
する。５２は排他オアゲート群で、レジスタ１０が出力
するサインビットａｏと１〜８番目のデータビットａ１
〜ａ８との排他オアをとり、その結果８０ｊ”ｅ７を出
力する。符号器４０はこれを受け、次表の真理値表に示
す出力ｆａ＋ ｆｂ＋ ｆｃを生じる。
表２
項１は８ビツトシフト可のケースであり、項２〜８はｅ
１〜ｅ７従ってａ２〜ａｅのいずれがが１で、８ビツト
シフト不可、１ビツトシフト、ケースであり、ｅｏ＝ｌ
は正規化完了のケースである。
１〜ｅ７従ってａ２〜ａｅのいずれがが１で、８ビツト
シフト不可、１ビツトシフト、ケースであり、ｅｏ＝ｌ
は正規化完了のケースである。
これらのケースに従って符号器４ｏば出力信号ｆａ。
ｆｂ、 ｆｃを生し、８ヒツトシフト、１ビツトシフト
、正規化完了表示を行なう。
、正規化完了表示を行なう。
８ビットシフｊ−より更に大きい多ビツトシフト及びエ
ビノド、４ビツト、８ビツト各シフトの組合せなども考
えられるが、回路が比較的簡単でありかつ多ビツトシフ
トによる実用上のメリットが大きいなどの点を勘案する
ことも大切である。
ビノド、４ビツト、８ビツト各シフトの組合せなども考
えられるが、回路が比較的簡単でありかつ多ビツトシフ
トによる実用上のメリットが大きいなどの点を勘案する
ことも大切である。
また以上ではサインビットｏっまり正の小数について述
べたが、サインビット１つまり負の小数についても同様
に本発明を適用できる。なお正規化される小数Ａｏがオ
ール０または１の場合は本発明回路で処理する前に除い
ておく。
べたが、サインビット１つまり負の小数についても同様
に本発明を適用できる。なお正規化される小数Ａｏがオ
ール０または１の場合は本発明回路で処理する前に除い
ておく。
発明の詳細
な説明したように本発明によれば正規化処理を迅速に行
なうことができ、高速演算に寄与する所大なるものがあ
る。
なうことができ、高速演算に寄与する所大なるものがあ
る。
第１図〜第３図は従来の正規化処理を説明するフローチ
ャート、説明図、およびブロック図、第４図は本発明の
実施例を示すブロック図、第５図は１，４．８ビツトシ
フト回路の回路図、第６図は本発明の他の実施例を示す
ブロック図である。 図面で、１０は小数をセットされるレジスタ、１２は１
ビツトシフト回路、２４．２５は複数ビットシフト回路
、３２，３４，３６．３８．４０゜５２はシフト回路選
択等を行なう回路である。 出願人 富士通株式会社 代理人弁理士 青 柳 稔 第４図 第５図
ャート、説明図、およびブロック図、第４図は本発明の
実施例を示すブロック図、第５図は１，４．８ビツトシ
フト回路の回路図、第６図は本発明の他の実施例を示す
ブロック図である。 図面で、１０は小数をセットされるレジスタ、１２は１
ビツトシフト回路、２４．２５は複数ビットシフト回路
、３２，３４，３６．３８．４０゜５２はシフト回路選
択等を行なう回路である。 出願人 富士通株式会社 代理人弁理士 青 柳 稔 第４図 第５図
Claims (1)
- 小数をセットされるレジスタと、該レジスタの全ビット
を１ビツトずつシフトする１ビツトシフト回路および複
数ビットずつシフトする複数ビットシフト回路と、該レ
ジスタの上位複数ビットが複数ピントシフト可能な状態
か、１ビツトシフトのみ可能な状態か、更に正規化完了
かを判断して、前記複数ビットシフト回路または１ビツ
トシフト回路のいずれかを有効にし、正規化完了で正規
化完了信号を出力する回路とを備えることを特徴とする
正規化回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58108641A JPS60537A (ja) | 1983-06-17 | 1983-06-17 | 正規化回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58108641A JPS60537A (ja) | 1983-06-17 | 1983-06-17 | 正規化回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60537A true JPS60537A (ja) | 1985-01-05 |
Family
ID=14489941
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58108641A Pending JPS60537A (ja) | 1983-06-17 | 1983-06-17 | 正規化回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60537A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61282925A (ja) * | 1985-06-07 | 1986-12-13 | Matsushita Electric Ind Co Ltd | 正規化回路 |
| EP0809179A3 (en) * | 1996-05-07 | 1997-12-29 | Lucent Technologies Inc. | Digital microprocessor device having variable-delay division hardware |
| CN103699351A (zh) * | 2013-12-05 | 2014-04-02 | 西安交通大学 | 一种去头去尾移位电路 |
-
1983
- 1983-06-17 JP JP58108641A patent/JPS60537A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61282925A (ja) * | 1985-06-07 | 1986-12-13 | Matsushita Electric Ind Co Ltd | 正規化回路 |
| EP0809179A3 (en) * | 1996-05-07 | 1997-12-29 | Lucent Technologies Inc. | Digital microprocessor device having variable-delay division hardware |
| CN103699351A (zh) * | 2013-12-05 | 2014-04-02 | 西安交通大学 | 一种去头去尾移位电路 |
| CN103699351B (zh) * | 2013-12-05 | 2016-06-29 | 西安交通大学 | 一种去头去尾移位电路 |
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