JPH0222868A - 絶縁ゲート電界効果トランジスタ - Google Patents
絶縁ゲート電界効果トランジスタInfo
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- JPH0222868A JPH0222868A JP17321888A JP17321888A JPH0222868A JP H0222868 A JPH0222868 A JP H0222868A JP 17321888 A JP17321888 A JP 17321888A JP 17321888 A JP17321888 A JP 17321888A JP H0222868 A JPH0222868 A JP H0222868A
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- conductive layer
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- Pending
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- 239000004065 semiconductor Substances 0.000 claims abstract description 15
- 239000000758 substrate Substances 0.000 claims abstract description 14
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- 229920002120 photoresistant polymer Polymers 0.000 description 1
Landscapes
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は絶縁ゲート電界効果トランジスタに関し、特に
ＭＯＳ）ランジスタの構造に関する。
ＭＯＳ）ランジスタの構造に関する。
従来ＭＯ３）ランジスタはそのソース部分とドレイン領
域としての不純物拡散層とその両者間に位置するゲート
部分を半導体基板面上に平面的に配置した構造のものが
一般的であった。
域としての不純物拡散層とその両者間に位置するゲート
部分を半導体基板面上に平面的に配置した構造のものが
一般的であった。
上述した従来のＭＯＳトランジスタはそのゲート部分が
半導体基板表面に絶縁膜と電極としての導電物質を単純
に積み重ねただけの構造であるため、ＭＯＳトランジス
タ導通時にゲート電極下に形成される導通チャネルは、
ゲート電極に印加され、た電圧からの電界が及ぶ範囲と
しての極めて半導体基板表面に近い層のみに限って形成
されていた。従ってこの構造ではゲート電極下の導通チ
ャネル断面積があまり大きくならない為、ＭＯＳトラン
ジスタのオン抵抗を減少させることが困難で、その目的
の為にはゲート電極の長さを増加する手段が有るのみで
あり集積度向上の制約となるという欠点があった。
半導体基板表面に絶縁膜と電極としての導電物質を単純
に積み重ねただけの構造であるため、ＭＯＳトランジス
タ導通時にゲート電極下に形成される導通チャネルは、
ゲート電極に印加され、た電圧からの電界が及ぶ範囲と
しての極めて半導体基板表面に近い層のみに限って形成
されていた。従ってこの構造ではゲート電極下の導通チ
ャネル断面積があまり大きくならない為、ＭＯＳトラン
ジスタのオン抵抗を減少させることが困難で、その目的
の為にはゲート電極の長さを増加する手段が有るのみで
あり集積度向上の制約となるという欠点があった。
本発明の絶縁ゲート電界効果トランジスタは、第１導電
型半導体基板に選択的に設けられた第２導電型拡散層か
らなるソース領域及びドレイン領域と、前記ソース領域
とドレイン領域に挟まれた部分に設けられた溝表面のゲ
ート絶縁膜と、前記ゲート絶縁膜を介して前記溝を埋め
る導電層からなるゲート電極とを含むというものである
。
型半導体基板に選択的に設けられた第２導電型拡散層か
らなるソース領域及びドレイン領域と、前記ソース領域
とドレイン領域に挟まれた部分に設けられた溝表面のゲ
ート絶縁膜と、前記ゲート絶縁膜を介して前記溝を埋め
る導電層からなるゲート電極とを含むというものである
。
次に、本発明について図面を参照して説明する。
第１図は本発明の第１の実施例を示し、第１図（ａ）は
半導体基板面を上から見た平面図、第１図（ｂ）は第１
図（ａ＞のｘ−ｘ’線断面図、第１図（Ｃ）は第１図（
ａ）のＹ−Ｙ’線断面図である。
半導体基板面を上から見た平面図、第１図（ｂ）は第１
図（ａ＞のｘ−ｘ’線断面図、第１図（Ｃ）は第１図（
ａ）のＹ−Ｙ’線断面図である。
導電Ｍ！Ｊ３はゲート電極に相当し、その両側にはＮ膨
拡散層であるソース領域ＩＳとドレイン領域１ｄが設け
られている。ソース領域ＩＳとドレイン領域１ｄに挟ま
れた部分に溝７が設けられていて、溝７の表面はゲート
絶縁膜２で被覆され、多結晶シリコンからなる導電層３
で埋められている。従って導電層３に正電圧を印加すれ
ばその直近のＰ形半導体基板内にＮチャネル６が形成さ
れ、それは溝の周囲にも及ぶためチャネル長が溝の無い
場合に比べて増加する。尚、この構造は通常のゲート電
極形成工程の前にフォトレジスト工程とエツチング工程
によって予め溝を形成することにより容易に実現できる
。なお、ソース電極、ドレイン電極は便宜上図示しなか
った。
拡散層であるソース領域ＩＳとドレイン領域１ｄが設け
られている。ソース領域ＩＳとドレイン領域１ｄに挟ま
れた部分に溝７が設けられていて、溝７の表面はゲート
絶縁膜２で被覆され、多結晶シリコンからなる導電層３
で埋められている。従って導電層３に正電圧を印加すれ
ばその直近のＰ形半導体基板内にＮチャネル６が形成さ
れ、それは溝の周囲にも及ぶためチャネル長が溝の無い
場合に比べて増加する。尚、この構造は通常のゲート電
極形成工程の前にフォトレジスト工程とエツチング工程
によって予め溝を形成することにより容易に実現できる
。なお、ソース電極、ドレイン電極は便宜上図示しなか
った。
第２図は本発明の第２の実施例の平面図である。この実
施例ではゲート電極としての溝を両端に設けているため
、ＭＯＳ）ランジスタ導通時のＮチャネルのチャネル長
がさらに大きくなる利点がある。
施例ではゲート電極としての溝を両端に設けているため
、ＭＯＳ）ランジスタ導通時のＮチャネルのチャネル長
がさらに大きくなる利点がある。
以上説明したように本発明は、絶縁ゲート電界効果トラ
ンジスタのゲート電極の構造を半導体基板内部に入り組
んだ形態とする（溝部に設ける）ことにより、ゲート電
圧の電界効果が半導体基板内に及ぶ範囲を拡大し、導通
チャネルの有効断面積を見かけ上のく平面的な）ゲート
幅に比較して大とし、オン抵抗を減少させる効果がある
。従って大電流の要求されるドライブ回路等を構成する
必要のある場合、本発明を利用することにより、半導体
基板上の比較的小面積に於て要求されたオン電流を流す
ことのできるトランジスタを実現することが可能となり
、集積回路に利用すると集積度を向上できる。
ンジスタのゲート電極の構造を半導体基板内部に入り組
んだ形態とする（溝部に設ける）ことにより、ゲート電
圧の電界効果が半導体基板内に及ぶ範囲を拡大し、導通
チャネルの有効断面積を見かけ上のく平面的な）ゲート
幅に比較して大とし、オン抵抗を減少させる効果がある
。従って大電流の要求されるドライブ回路等を構成する
必要のある場合、本発明を利用することにより、半導体
基板上の比較的小面積に於て要求されたオン電流を流す
ことのできるトランジスタを実現することが可能となり
、集積回路に利用すると集積度を向上できる。
第１図（ａ）は本発明の第１の実施例を示す平面図、第
１図（ｂ）、（Ｃ）はそれぞれ第１図（ａ）のｘ−ｘ’
線及びＹ−Ｙ’線断面図、第２図は本発明の第２の実施
例を示す平面図である。 ＩＳ・・・ソース領域、１ｄ・・・ドレイン領域、２・
・・ゲート絶縁膜、３・・・導電層、４・・・Ｐ形半導
体基板、５・・・フィールド酸化膜、６・・・Ｎチャネ
ル、７．７−１．７−２・・・溝。 月１図
１図（ｂ）、（Ｃ）はそれぞれ第１図（ａ）のｘ−ｘ’
線及びＹ−Ｙ’線断面図、第２図は本発明の第２の実施
例を示す平面図である。 ＩＳ・・・ソース領域、１ｄ・・・ドレイン領域、２・
・・ゲート絶縁膜、３・・・導電層、４・・・Ｐ形半導
体基板、５・・・フィールド酸化膜、６・・・Ｎチャネ
ル、７．７−１．７−２・・・溝。 月１図
Claims (1)
- 第１導電型半導体基板に選択的に設けられた第２導電型
拡散層からなるソース領域及びドレイン領域と、前記ソ
ース領域とドレイン領域に挟まれた部分に設けられた溝
表面のゲート絶縁膜と、前記ゲート絶縁膜を介して前記
溝を埋める導電層からなるゲート電極とを含むことを特
徴とする絶縁ゲート電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17321888A JPH0222868A (ja) | 1988-07-11 | 1988-07-11 | 絶縁ゲート電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17321888A JPH0222868A (ja) | 1988-07-11 | 1988-07-11 | 絶縁ゲート電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0222868A true JPH0222868A (ja) | 1990-01-25 |
Family
ID=15956320
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17321888A Pending JPH0222868A (ja) | 1988-07-11 | 1988-07-11 | 絶縁ゲート電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0222868A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5780340A (en) * | 1996-10-30 | 1998-07-14 | Advanced Micro Devices, Inc. | Method of forming trench transistor and isolation trench |
| US5796143A (en) * | 1996-10-30 | 1998-08-18 | Advanced Micro Devices, Inc. | Trench transistor in combination with trench array |
| US5801075A (en) * | 1996-10-30 | 1998-09-01 | Advanced Micro Devices, Inc. | Method of forming trench transistor with metal spacers |
| US5874341A (en) * | 1996-10-30 | 1999-02-23 | Advanced Micro Devices, Inc. | Method of forming trench transistor with source contact in trench |
| US6100146A (en) * | 1996-10-30 | 2000-08-08 | Advanced Micro Devices, Inc. | Method of forming trench transistor with insulative spacers |
| JP2011138947A (ja) * | 2009-12-28 | 2011-07-14 | Sony Corp | 半導体装置、および、その製造方法 |
-
1988
- 1988-07-11 JP JP17321888A patent/JPH0222868A/ja active Pending
Cited By (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5780340A (en) * | 1996-10-30 | 1998-07-14 | Advanced Micro Devices, Inc. | Method of forming trench transistor and isolation trench |
| US5796143A (en) * | 1996-10-30 | 1998-08-18 | Advanced Micro Devices, Inc. | Trench transistor in combination with trench array |
| US5801075A (en) * | 1996-10-30 | 1998-09-01 | Advanced Micro Devices, Inc. | Method of forming trench transistor with metal spacers |
| US5874341A (en) * | 1996-10-30 | 1999-02-23 | Advanced Micro Devices, Inc. | Method of forming trench transistor with source contact in trench |
| US5962894A (en) * | 1996-10-30 | 1999-10-05 | Advanced Micro Devices, Inc. | Trench transistor with metal spacers |
| US6005272A (en) * | 1996-10-30 | 1999-12-21 | Advanced Micro Devices, Inc. | Trench transistor with source contact in trench |
| US6037629A (en) * | 1996-10-30 | 2000-03-14 | Advanced Micro Devices Inc. | Trench transistor and isolation trench |
| US6057194A (en) * | 1996-10-30 | 2000-05-02 | Advanced Micro Devices, Inc. | Method of forming trench transistor in combination with trench array |
| US6100146A (en) * | 1996-10-30 | 2000-08-08 | Advanced Micro Devices, Inc. | Method of forming trench transistor with insulative spacers |
| US6201278B1 (en) | 1996-10-30 | 2001-03-13 | Advanced Micro Devices, Inc. | Trench transistor with insulative spacers |
| JP2011138947A (ja) * | 2009-12-28 | 2011-07-14 | Sony Corp | 半導体装置、および、その製造方法 |
| US9548360B2 (en) | 2009-12-28 | 2017-01-17 | Sony Corporation | Semiconductor component and manufacturing method thereof |
| US9748384B2 (en) | 2009-12-28 | 2017-08-29 | Sony Corporation | Semiconductor component and manufacturing method thereof |
| US9991383B2 (en) | 2009-12-28 | 2018-06-05 | Sony Corporation | Semiconductor component and manufacturing method thereof |
| US10727335B2 (en) | 2009-12-28 | 2020-07-28 | Sony Corporation | Semiconductor component and manufacturing method thereof |
| US11043590B2 (en) | 2009-12-28 | 2021-06-22 | Sony Corporation | Semiconductor component and manufacturing method thereof |
| US12439630B2 (en) | 2009-12-28 | 2025-10-07 | Sony Group Corporation | Semiconductor component and manufacturing method thereof |
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