JPS6055226A - エンコ−ダの信号処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は、エンコーダから出力される情報のうち正し
い情報を検出可能としたエンコーダの信号処理装置に関
する。

（発明の背景） インクリメンタル型エンコーダには、例えば第１図に示
す如き光学式ロータリエンコーダがある。

これは、所定間隔でスリットが形成されたロータ３を挾
んで、２つの発光素子１．２と２つの受光素子４，５を
対向配置し、これら２つの受光素子４．５の出力をそれ
ぞれ増幅器６，７、波形整形回路８．９、および出力バ
ツファ１０．１１を介して外部に出力する構成となって
いる。

上記のインクリメンタル型エンコーダから出力される２
ビット信号Δ、Ｂは９０’の位相差を有しており、前記
ロータ３が正転した際には第２図（ａ）に示す如く、信
号Ａの立上り時には、信号ＢはＬＯＷレベルとなってい
る。他方、前記ロータ３が逆転した際には、上記２ビッ
ト信号Ａ、Ｂは第２図（ｂ）に示す如く、信号Ａの立上
り時に信号ＢはＨＩＧＨレベルとなっている。

そして、従来の信号処理回路１２においては、第２図（
Ｃ）および（ｄ）に示す如く、信号への立上りおよび立
下りで短いパルス信号ＰＩ、Ｐ２を形成し、これらのパ
ルス信号と上記信号ＢとのＡＮＤをとることによって、
ロータ３が正転時にはアップカウント信号Ｐｕをアップ
・ダウンカウンタ１３へ供給し、ロータ３が逆転時には
ダウンカウント信号Ｐｏをアップ・ダウンカウンタ１３
へ供給づる構成となっている（１９８３年５月。

ＣＱ出版株式会（社）発行、トランジスタ技術、２４８
頁〜２５３頁参照）。

従って、上記アップ・ダウンカウンタ１３の内容はロー
タ３の回動角度に対応したものとなり、かつロータ３の
回転方向にも対応しているものとなる。

しかしながら、上記従来の信号処理装置にあっては１例
えば、上記エンコーダに比較的大きな振動が加わると、
ロータ３が振動して、出力信号Ａ。

Ｂにチャタリングが生じ、これによって、上記アップ・
ダウンカウンタ１３の内容が変化し、誤ったデータとな
ってしまう。

例えば、第３図に示す如く、ロータ３が正転時にエンコ
ーダが振動したことによって、信号Ａにチャタリングが
発生したとすると、このチャタリングに伴って、上記信
号処理装置１２がらアップカウント信号ｐｕが出力され
て、アップ・ダウンカウンタ１３はカウントアツプされ
てしまう。

（発明の目的） この発明は、上記の事情に鑑みてなされたもので、その
目的とするところは、上記のようなチャタリング等によ
る誤った情報を排除し、正しい情報をのみ検出可能とし
たエンコーダの信号処理装置を提供することにある。

（発明の構成） 以下、本発明の構成を第４図のクレーム対応図を用いて
簡単に説明する。

この発明のエンコーダの信号処理装置１０１は、基本的
な動作として、インクリメンタル型エンコーダ１００か
ら出力される２ビット信号の情報の組合せに基づいて、
カウンタ１０２の加算・減綽を行なう。

そして、本発明のエンコーダの信号処理装置１０１は、
上記の構成に加えて、前記２ビット信号の情報が変化す
る毎に、該情報変化を記憶覆る情報変化記憶手段１０３
と、前記情報変化が連続して同じビット信号において生
じた場合には、これを誤情報として排除する誤情報排除
手段１０４とを備えているものである。

（実施例の説明） 以下、本発明、の実施例を第５図以下の図面を用いて詳
細に説明する。

第５図は本発明に係るエンコーダの信号処理装置の一実
施例の構成を示す回路図である。

同図において、入力端子ＩＮ＋には前記第１図に示した
ようなインクリメンタル型エンコーダからの出力信号Ａ
が供給されており、入力端子ＩＮ２には同じく信号Ｂが
供給されている。高周波フィルタ２１．２２は、入力さ
れる信号Ａおよび信号Ｂ内の高周波ノイズ成分を除去す
るものである。

トランジスタ２３．２４、および抵抗Ｒ＋、Ｒ２は、入
力された信号Ａ、Ｂのレベルを調整して、論理素子の信
号レベルにマツチングさせるためのものであり、トラン
ジスタ２３．２４の出力信号Ｓｌ’、８２は、それぞれ
信号Ａ、Ｂの反転レベル信号となる。

上記信号Ｓ１は、微分回路２５を介してＮＡＮＤ回路３
３の一方の入力へ、同じくインバータ２９を介して他方
の入力へ供給されている。これによって、ＮＡＮＤ回路
３３の出力Ｓ３は、前記信号Ｓ１の立下りに伴って、所
定のパルス幅ｔ　（前記微分回路２５の時定数で決定さ
れる）のＬＯＷレベル信号となる。

また、上記信号Ｓ１はインバータ３０　Ｊ：ｉよび微分
回路２６を介してＮＡＮＤ回路３４の一方の入力へ供給
され、他方の入力には直接供給されている。これによっ
て、ＮＡＮＤ回路３４の出力Ｓ４は、信号Ｓ１の立上り
に伴ってパルス幅ｔのＬＯＷレベル信号となる。

同様にして、信号Ｂ側の回路においても、Ｎ△ＮＤ回路
３５には微分回路２７．インバータ３１を介して信号Ｓ
２が供給されてＪ５す、ＮＡＮＤ回路３６にはインバー
タ３２および微分回路２８を介して、また直接信号Ｓ２
が供給されている。

上記信号Ｓ３は、Ｄ型フリップフロップ４０゜ＡＮＤ回
路３７．および２つのＮＯＲ回路４８゜５０に供給され
ている。同様にして前記信号＄４は、Ｄ型フリップフロ
ップ４１．ＡＮＤ回路３７゜ＮＯＲ回路４９．５１に供
給されている。

また、信号Ｂ側の回路においても同様にして、信号Ｓ５
は、Ｄ型フリップ７０ツブ４２．ＡＮＤ回路３７．ＮＯ
Ｒ回路４４．４６に、信号Ｓ６は、Ｄ型フリップフロッ
プ４３．ＡＮＤ回路３７．ＮＯＲ回ｔＢ４５．４７にそ
れぞれ供給されている。

上記ＡＮＤ回路３７は、前記４つの信号８３゜８４．８
５．８６のうち何れか１つがＬＯＷレベルとなった場合
にＬＯＷレベル信号を出力し、このＬＯＷレベル信号は
遅延回路３８で所定時間Ｔだ【プ遅延がなされた後イン
バータ３９を介して上記８Ｄ型フリツプフロツプ４０〜
４３のクロック入力に供給される。

従って、上記各り型フリップフロップ４０〜４３のＱ出
力Ｓ８〜Ｓ＋＋は、上記遅延されたＡＮＤ回路３７の出
力＄７の到来時点における信号８３〜Ｓ６の状態が保持
されることとなる。そして、Ｑ出力Ｓ８〜Ｓ＋＋の状態
保持は、次に信号Ｓ７が到来する時点まで継続する。

そして、上記８個のＮＯＲ回路４４〜５１のうちＮＯＲ
回路４４．４７．４９．５０の出力はＯＲ回路５２へ供
給されており、同様にしてＮＯＲ回路４５．４６．４８
．５１の出力はＯＲ回路５３に供給されている。

上記ＯＲ回路５２の出力Ｐｕはアップ・ダウンカウンタ
５４のアップカウント入力ＵＰへ供給されており、ＯＲ
回路５３の出力ＰＣＩはダウンカウント入力ＤＯＷＮに
供給されている。

次に第６図は、前記第１図に示したインクリメンタル型
ロータリエンコーダのロータ３が正転している場合の各
主要出力状態を示すタイミングヂセートである。

同図に示を如く、信号８１．Ｓ２はそれぞれ信号Ａ、Ｂ
の反転信号となり、信号ｓ３は信号ｓ１の立下りに応答
してパルス幅ｔのＬＯＷレベル信号を生じ、信号Ｓ４は
信号Ｓ＋の立上りに応答してパルス幅ｔのＬＯＷレベル
信号を生じる。

信号Ｓ７は、上記遅延回路３８の作用によって、上記信
号８３〜Ｓ６の何れかにＬＯＷレベル信号が生じる毎に
ＨＩＧＨレベルのパルス信号を発生づる。この信号Ｓ７
のパルス周期は、上記信号Ａ。

Ｂのパルス周期の１／４となり、かつ、信号Ｓ７の立上
りは、上記信号Ａ、Ｂの情報が変化する時点（立上り時
および立下り時）から＠間Ｔだけ遅延している。

信号＄８〜８１１は、同図に示す如く、上記信号８７が
立上る毎に信号８３〜Ｓ６の状態を保持し、次の信号Ｓ
７の立上り時まで出力保持される。

従って、上記８個のＮＯＲ回路４４〜５１においては、
例えばＮＯＲ回路４４の場合、信号Ｂの立上りに応答し
て発生するＬＯＷレベルの信号Ｓ５と、Ｄ型フリップ７
０ツブ４０のＱ出力Ｓ８のＮＯＲ論理をとることとなる
。このときの信号Ｓ８は、信号Ｂが立上る以前における
信号Ｓ３の状態、すなわち信号△の状態を示しており、
このとき両省ともＬＯＷレベルであることがらＮＯＲ回
路４４の出力はＨＩＧＩ−ルベルとなって、次段のＯＲ
回路５２からはパルス幅ＴのＨＩＧＨレベル信号が出力
される。これによってアップ・ダウンカウンタ５４はア
ップカウントがなされることとなる。

上記のように、ＮＯＲ回路４４は、信号Ａが立上った後
に信号Ｂが立上った時点でＨＩＧＩ−ルベルのパルス信
号を発生するものであり、以下同様にして、ＯＲ回路５
２へ接続されているＮＯＲ回路４７．４９．５０は、そ
れぞれ信号Ａが立下った後に信号Ｂが立下った時点、信
号Ｂが立上った後に信号Ａが立下った時点、信号Ｂが立
下った後に信号△が立上った時点においてそれぞれＨＩ
ＧＨレベルのパルス信号を発生する構成となっている。

そして、ＯＲ回路５３へ接続されているＮＯＲ回路４５
，４６，４８．５１からＨＩ　Ｇ　＋−ルベルのパルス
信号が発生ずる条件は、上記の各条件とは異なった条件
に設定されており、前記ロータ３が正転している場合に
おいては条件が成立せず、結果としてＯＲ回路５３から
はＨＩＧＨレベルのパルス信号は出力されない。

このようにして、ロータ３が正転している期間中は、エ
ンコーダからの出力信号△、Ｂの情報が変化する毎にア
ップカウント信号Ｐｕがアップ・ダウンカウンタ５４へ
供給されてアップ・ダウンカウンタ５４の加締がなされ
ることとなる。

同様にして、第７図に示す如く、前記ロータ３が逆転し
ている期間中はエンコーダの出力信号Ａ。

Ｂの情報が変化する毎にダウンカウント信号Ｐ（１がア
ップ・ダウンカウンタ５４へ供給されて、アップ・ダウ
ンカウンタ５４の減紳がなされることとなる。

そして、第３図に示したようなチャタリング信号が生じ
た場合には、このチャタリングのパルス幅が上記信号８
３〜Ｓ６のパルス幅［より短ければチャタリングは排除
される。また、チャタリングのパルス幅がｔよりも大き
い場合には、チャタリングに伴って信号８３．Ｓ４にＬ
ＯＷレベルのパルス信号が発生ずるく信号Ｂ側にチャタ
リングが発生すれば、信号Ｓ５．Ｓ６にチャタリング信
号が発生ずる）こととなるが、Ｄ型フリップ７０ツブ４
０〜４３においては、信号８３〜Ｓ５の状態を遅延時間
Ｔだけ遅れて記憶する構成となっているためチャタリン
グの発生時点においてｔよ、上記８個のＮＯＲ回路４４
〜５１の設定条件が満たされず、結果として２つのＯＲ
回路５２．５３の何れからも）ＩＩＧＨレベルパルス信
号は出力されない。

次に、第８図は本発明の他の実施例の構成を示すブロッ
ク図であり、同図に示づ実施例装置は、第５図に示した
前記実施例装置をマイクロコンピュータを用いて構成し
たものである。なお、同図において、前記第５図に示し
た実施例装置同一構成部分には同一符号を付して説明は
省略する。

同図に示す如く、本実施例装置においては、インクリメ
ンタル型エンコーダからの出力信号△。

Ｂの反転信号Ｓ＋、Ｓ２は、更にインバータ６１゜６２
を介して反転されてＰＩ△（例えばＭＣ６８２１）６３
を介してマイクロコンピュータ６４へ供給される。

第９図および第１０図は、上記マイクロコンピュータ６
４において実行される処理の内容を示すフローヤードで
あり、以下、これらのフローチャートに基づいて本実施
例装置の動作を説明づ−る。

第９図に示す処理は、上記エンコーダの出力信号Ａの情
報が変・化した時点く信号Ａの立上り時。

および立下り時）に割込がなされる割込処理ルーチンで
あり、同図の処理が開始されると、ステップ（１）にお
いて、今回の割込処理は信号への立上りにおいてなされ
たものであるか否かの判別処理が実行される。この判別
結果がＹＥＳであれば、次にステップ（２）の処理が実
行されて、次回の割込タイミングとして°“信号Ａの立
下り時″を記憶する処理がなされる。

そしてステップ（３）の処理によって今回の割込処理は
゛信号Ａの立上り時点”でなされたことを記憶する処理
がなされる。

次に、ステップ（４）の処理において、前回の割込処理
が信号Ａの状態変化に伴ってなされたか否かの判別がな
される。これは、第１０図にも示す如く、割込ルーチン
は信号Ａの情報変化時および信号Ｂの情報変化時の両者
にＪ３いてなされる構成となっており、信号△および信
号Ｂによる割込処理が実行される毎に所定のメモリエリ
アに何れの信号による割込がなされたか否かを更新記憶
しておき、この記憶内容を読み出して上記ステップ（４
）の処理を実行する構成となっている。

このとき、上記信号Ａ、Ｂが正常であれば、信号Ａ、Ｂ
の情報変化は交互に発生することから、第９図の処理と
第１０図の処理とは交互に割込がなされて実行されるの
であるが、信号Ａにチャタリングが生じていれば、連続
して信＠Ａによる割込がなされることとなり、上記ステ
ップ（４）の判別結果はＹＥＳとなる。

上記のように、信号△による割込が連続してなされた場
合にはステップ（４）の処理が終了した後メインルーヂ
ンにリターンし、所定のカウンタのカウント処理は実行
されない。すなわち、同一信号による割込が連続した場
合には、これを誤情報として排除する構成となっている
。

同様にして、信＠Ａの立下りで割込がなされた場合には
、ステップ（１）の処理の後ステップ（７）以下の処理
が実行されて、前述の場合と同様に、連続して信号Δに
よる割込がなされた場合にはカウンタのカウント処理は
実行しない。

そして、上記ステップく４）あるいは（９）の判別結果
がＮＯｌづなわち前回の割込処理は信号Ｂに因るもので
あったとすれば、次のステップ（５）あるいは（１０）
の処理において、前回の割込処理におｉｊる信＠Ｂの情
報変化は立上りであったか否かの判別処理（これは、ロ
ータ３の正転・逆転を判別するための処理である）がな
され、この判別結果に応じてカウンタの加紳処理（ステ
ップ（１１））あるいは減痒処理（ステップ（６））が
実行される。

更に、同様にして、１ンコーダからの出力信号Ｂによる
割込がなされノこ場合にも、第１０図に示すような処理
が実行されて、信号への場合と同様に、連続して信＠Ｂ
の状態変化による割込がなされた場合には、この情報は
誤情報として排除する処理が実行される。

このように、エンコーダからの信号Δ、Ｂの状態変化毎
に割込処理が実行されて、信号△、Ｂの情報が正しい場
合には、情報の変化の状態に応じてエンコーダのロータ
３の正転・逆転を判別してカウンタの加算・減算処理を
実行し、他方、連続して同一信号の情報変化が生じた場
合にはこれを誤情報とする処理がなされる。これによっ
て、］−ンコーダからの出力信号にチャタリング等の誤
情報が生じていても、カウンタの内容は彩管を受ｔＪる
ことはない。

以上説明したようなエンコータの処理装置にあっては、
例えばエンコーダをフォークリフト車の揚高測定装置と
して適用した場合において、フォークリフト車の振動に
よる誤動作を防止することができ、性能の良い揚高測定
装置を提供りることができる。なお、このフォークリフ
ト車の揚高測定装置にエンコーダを用いた場合には、イ
の取イ」位置として、フォークリフト車のり７１へチェ
ーンのチェーンホイール支持軸に取り付けて、該支持軸
の回動を検出する構成とすれば良い。

（発明の効果） 以上詳細に説明したように、本発明のエンコーダの信号
処理装置にあっては、振動等によってエンコーダからの
出力信号にチャタリング等が発生して誤った情報が出力
された場合にも、正しい情報のみを検出して、誤った情
報は排除することが可能となり、より性能の良いエンコ
ーダの信号処理装置を提供でることができる。

【図面の簡単な説明】

第１図はインクリメンタル型エンコーダの構成の一例を
示すブロック図、第２図は同エンコーダの出力と従来の
信号処理装置の主要出力との関係を示すタイミングチャ
ート、第３図はエンコーダの出力にチャタリングが生じ
た場合にお（プる従来装置の出力状態を示すタイミング
チャート、第４図は本発明のクレーム対応図、第５図は
本発明に係るエンコーダの信号処理装置の一実施例の構
成を示Ｊ回路図、第６図はエンコーダが正転時における
同実施例装置の主要出力を示すタイミングチャート、第
７図は同じくエンコーダ逆転時における主要出力を示す
タイミングヂｖ　ｈ　、’ｉｎ　８図は本発明の他の実
施例の構成を示すブｆ」ツク図、第９図および第１０図
は同実施例装置のマイクロコンピュータにおいて実行さ
れる処理内容を示すフローチャートである。 １００・・・・・・・・・インクリメンタル望エン］−
ダ１０１・・・・・・・・・信号処理装置１０２・・・
・・・・・・カウンタ １０３・・・・・・・・・情報変化記憶手段１０４・・
・・・・・・・誤情報排除手段３３〜３６・・・ＮΔＮ
Ｄ回路 ４０〜４３・・・Ｄ型フリップ７０ツブ４４〜５１・・
・ＮＯＲ回路 ５２．５３・・・ＯＲ回路 ５４・・・・・・・・・・・・アップ・ダウンカウンタ
６１．６１・・・インバータ ６３・・・・・・・・・・・・ＰＩＡ ６４・・・・・・・・・・・・マイクロコンピュータ６
５・・・・・・・・・・・・ＲＡＭ ６６・・・ＲＯＭ 特許出願人 日産自動車株式会社 第１図 第２図 １Ｇ只− 第３図 第４図 第９図 第１Ｏ図

Claims (1)

【特許請求の範囲】
1. （１）インクリメンタル型エンコーダから出力される２
   ビット信１号の情報の組合せに基づいて、所定のカウン
   タの加算・減算を行なうエンコーダの信号処理装置にお
   いて； 前記２ビット信号の情報が変化する毎に、該情報変化を
   記憶する情報変化記憶手段と；前記情報変化が連続して
   同じビット信号において生じた場合には、これを誤情報
   どして排除する誤情報排除手段とを設）プたことを特徴
   とするエンコーダの信号処理装置。