JPS6055667A - 埋め込みチャネル電界効果トランジスタの動作方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明は、一般的には集積回路用半導体高速電子スイッ
チングデバイス、より具体的には電界効果トランジスタ
に係る。

発明の背景 マイクロプロセッサのような超大規模集積（ＶＬＳＩ）
回路は２回路全体での過度のパワー分散を避けるため、
低パワー分散論理ゲートを必要とする。しかし、パワー
分散及びスイッチング遅延は、そ几らの積、パワー遅延
積に従って結合さｎる。この積は、主としてデバイス（
すなわち形状）寸法及び電圧スイングにより決る。現在
のＶＬＳＩ　ＭＯＳ　ＰＥＴ（金属−酸化物−半導体電
界効果トランジスタ）デバイスは。

典型的な場合、約５ボルトで動作し、１μｍの形状寸法
の場合、パワー−遅延積は約１００フエムトジユール（
１フェムトジュール＝ｉＱ−１５ジユール）である。こ
ｎは１デバイス当り約１μＷ（マイクロワット）のパワ
ー分散と組合さって、スイッチング遅延を、約１００Ｓ
ｅＣ（ナノセカンド）以上に限定する。あるいは。

ＭＯＳ　ＰＥＴは約５３　ｐｓｅｃ　（ピコセカンド）
遅延を生ずるように設計できるが、パワー分散は１、デ
バイス当り、約１ｍｗに増加する。そのような分散の値
はＶＬＳＩ回路に必要な多数のデバイスを作成するには
あまりにも高すぎる。

く１フエムトジユール・パワー遅延積に対応する高速（
たとえば（１ｎｓｅｃ）及び低パワー（たとえばく１μ
Ｗ）で同時に動作できるスイッチングデバイスが必要で
ある。形状寸法は最小寸法の基本的限界に近づきつつあ
るため、パワー遅延積のそのような減少は、電圧スイン
グを大きく減すことによってのみ、達成できる。

しかし、現在のｖＴ、Ｓ■　ＭＯＳ　ＦＥＴデハイスノ
電圧スイングと室温における動作に対するがなり厳しい
限界が、そのような低電圧の使用を妨げ−Ｃいる。

発明の概要 本発明に従うと、埋め込みチャネル電界効果デバイスは
、チャネル領域（及び同時に基板中）で多数キャリヤの
フリーズアウトが起るのに適する。デバイスはバイアス
され、ゲート電圧はパルスにする。こ匙により、パルス
に応答して。

埋め込みチャネル中に相互コンダクタンスか生じる。

遷移導電性を発生させるのに必要なスイッチングパルス
電圧は、高速スイッチングを行わせるのに十分なだけ低
い。チャネル領域の静的な相互コンダクタンスは、キャ
リヤのフリーズアウトのため及び表面導電効果がないた
め非常に低い。スイッチングパルスに対する埋め込みチ
ャネルの遷移導電性応答は、絶対的な電圧閾値に依存す
るのではなく、絶対的なゲート電圧の約１ボルト又はそ
几以上の本質的な範囲で、パルス電圧差に依存する。そ
の結果、多数のそのようなデバイスを含む集積回路は１
個々のデバイスに現ｎる絶対的な電圧の変化又はデバイ
ス閾値電圧のデバイス間の変化に対して、感度を示さな
い。デバイスを低温で動作させ、半導体中の非平衡プロ
セスに基いたダイナミックスイッチをさせることにより
、ここで述べた本発明は２５ｍＶ（ミリボルト）もの低
いスイッチング電圧とＶＴ、ＳＩ回路の実質的な電圧感
度限界と両立する数アトジュール（ａｔｏ＝１０　”　
）もの小さなパワー−遅延積を実現する。

実施例の説明 本発明の一実施例が第１図のデバイス（１ｏ）で、それ
はＮ−チャネル埋め込みチャネルＭＯ８Ｆｌ：’ｒ”（
１１）　ｙ、含む。ＭＯＳ　ＦＥＴ（１１）は−表面に
高濃度Ｐ十十　導電領域（１４）と。

その−Ｌに重畳された金属基板バイアス電極（１６）を
有するＰ形伝導形ホウ素ドープシリコン基板（１２）を
含む。基板（１２）は（１００）ミラー指数面方向と８
オーム・センナメートルの導電率を有する。基板（１２
）の相対する面に十十 は、導電性Ｎ　ドレイン領域（１８）が形成さ匙ており
、そオｔにはオーム性電極（２ｏ）が固着さオｔている
。このトレイン領域（１８）から離ねて、Ｎ＋」−導電
性ソース領域（２２）があり。

そｎにはオーム性電極（２４）が固着さ匙ている。ソー
ス（２２）及びトレイン（１８）間の基板（１２）の表
向上に、酸化物絶絶層（２８）Ｃ二より、基板（１２）
から分離された金属ゲート電極（２６）がある。補償用
Ｎ形ドーパントを添加するか又はＮ形表面層を成長させ
、その領域をＮ形伝導形とすることにより、ドレイン（
１８）及びソース（２２）間の深さＸｊ　まで基板（１
２）の表面領域に、チャネル領域（３０）が形成される
。こ匙により、トレイン（１８）及びソース（２２）間
の基板（１２）内（二Ｐ−Ｎ接合（３２）が生じる。約
０．５μｍの厚さと約０．２オ一ムセンチメートルの体
積抵抗率を有するチャネル領域（６０）表面Ｎ形層によ
り。

無電界埋め込みチャネル領域が、確実に形成さｎる。

ＭＯＳ　ＦＥ′］１７″バイス（１１）は冷却基体（６
４）と密着させて置か匙、基体はその温度を約３０ケル
ビン以下に保つ。こｎにより、チャネル領域（３０）中
の事実上すべての多数キャリヤ（電子）をフリーズアウ
トさせ、チャネル領域を半絶縁性にする。

通常のＭＯＳ　ＦＥＴを伴う回路は、標準気圧における
窒素の沸点である７７にで動作するように設計すること
か知られている。この温度において、こ７’Ｌらのデバ
イスはほぼより高いキャリヤ移動度Ｃ二より、改善さｎ
だ効率で動作する。

しかし、考察中のデバイス機構は、その点を除いて３０
０Ｋ又は室温におけるぞｎらデバイスで活性な機構と同
様である。ＭＯＳ　ＦＥＴが約３３　Ｋ以下の低温に冷
却さ匙だ時、キャリヤフリーズアウトは顕著になる。ド
ーパント不純物は一般にイオン化した荷電状態より平衡
な中性電荷状態にあり、デバイスの無電界領域は半絶縁
性である。高温における誘電体緩和速度に応答するより
、不純物電荷はより遅いキャリヤ捕獲及び放出速度にお
ける電位の変化≦一応答する。

Ｍ　ＯＳ　Ｆ　ｌ（：　ｉ”　のソース及びドレイン領
域は、不純物電荷のより遅い応答を補償するために、急
速に可動キャリヤを供給することかできる。こ扛（−よ
りフリーズアウトに遷移導電率効果が生じ、それはイオ
ン化不純物電荷の緩和中の非平衡条件の結果である。こ
のフリーズアウトにおける遷移導電率は、多数キャリヤ
捕獲プロセスを通して１表面空乏層中のドナ原子を中性
化することにより、その新しい平衡幅に表面空乏層幅が
近づくにっ肚、緩和する。緩和時間は約１０−８秒以上
か典型的で、サブナノセカンドスイッチング時間に比べ
遅い。しかし、緩和は多数キャリヤが存在するようにな
るまで始まらない。従って、コンダクタンスは必然的に
表面空乏層（及びコンダクタンス）緩和より先行する。

ＭＯＳ　ＰＥＴ（１１）が適切にバイアスさ匙た時（た
とえばゲートソース電圧Ｖ　ｇ　ｓ　が約０ポルト、ド
レイン−ソース電圧Ｖｄｓ　が約２５ミリボルト、基板
バイアス−ソース電圧Ｖｂｓ　が約０ポルト）、厚さＷ
ｓを有する表面空乏領域（３６）及び厚さｗｂを有する
内部空乏領域（３日）が、Ｎ−形チャネル領域（６０）
内に形成さ几る。空乏領域（３６，３８）は厚さＷｂｃ
　を有する無電界埋め込みコンダクタンスチャネル（４
０）により９分離さ匙ている。

箱（４２）中５二概略的に示さ肚るようにゲート（２６
）のバイアス電圧Ｖｇｓ　に、ΔＶｇｓだけパルスが加
わった時９箱（４４）に概略的に示さオ’Ｌるように、
遷移導電性が埋め込みチャネル（４０）中に生じる。遷
移導電性は、スイッチングパルスに応答して、埋め込み
チャネル（４０）中Ｃ二生じる急激な電界のため、ソー
ス（２２）及びトレイン（１８）から埋め込みチャネル
（４０）中に可動キャリヤが移動するためと信じら肚て
いる。表面空乏層の不純物原子は、十分イオン化してい
る。多数キャリヤが埋め込みチャネル（４０）中に注入
された後１表面空乏層（３６）端付近のそ匙らは、イオ
ン化ドナにより捕獲さ匙、空乏層（３６）端におけるド
ナ原子を中性化し１表面空乏層（３６）幅を縮小させる
。多数キャリヤが捕獲さ匙るにつれ、導を率はすべてが
捕獲さｎるまで減少する。

（すなわち、導電率はゼロになる。）ゲート電圧Ｖｇｓ
　がその最初の値に戻った時１表面空乏層（３６）はキ
ャリヤ放出のはるか（二遅いプロセスにより、その最初
の幅Ｗｓに戻る。安定にするためには、ゲートパルス幅
は捕獲時間、すなわち約１ナノセカンド又はそ匙以下に
比べ。

小さくすべきである。コンダクタンスはソース（２２）
及びトレイン（１８）を通ってのキャリヤの抜き取りに
より、（ゲートバイアスか戻った時）非常に急速にゼロ
に戻る。

第２図のグラフにおいて、縦軸はＭＯＳ　ＦＥＴ（１１
）の静的ソース電流Ｉｄｓ　をアンペア単位で表し、一
方横軸はボルト単位でゲートバイアス電圧■ｇＳ　を表
す。低い静的コンダクタンスが望ましい。その理由は、
とりわけそｎがｄｃパワーと静的バイアスに対する感度
を下るからである。プロットされた曲線のそｎぞｎは。

与えられた温度における電流を表す。低温において、キ
ャリヤフリーズアウトにより、チャネル領域（３０）中
の電流に、劇的な降下がみら匙る。約１０に以下では、
デバイス（１０）の表面伝導に対する閾値電圧Ｖｉ　ま
で、この電流は重要ではない。第２図中のフラットバン
ド電圧ｖｆｂは、埋め込みチャネル（３０）形成のゲー
トバイアス電圧閾値（すなわち第１図においてＷｂｃ）
０）である。ここで述べた非平衡スイッチングの場合、
デバイスは Ｖ　ｒ　１１　＜＜　Ｖ　ｇ　ｓ　（（■（にバイアス
さｎ、給体電圧をゼロとするためには■ｒｂ〈〈ｖｇＳ
−０〈〈Ｖｔ１ニバイアスさＩ’Ｌる。Ｖ　ｆ　ｌ）　
及びＶｔのそのような値は、閾値電圧調整のためのＭＯ
Ｓ　製作中における周知の方法により、達成さ７する。

表面空乏領域（３６）の幅ＷＳ及び内部空乏領域（３８
）の幅ＷＩ）は、チャネル領域（５０）及び基板（１２
）中のフェルミエネルギーレベル（従って温度）に依存
する。従ってそｎらは温度の減少とともに幾分増加し、
与えらｎた一組のバイアス電圧（二おいて、そのように
埋め込みチャネル（４０）の幅Ｗｂｃ　を減す。しかし
。

第２図はこｎにより温度とともに閾値電圧Ｖｔの（動作
範囲Ｖｌ−Ｖｆｂに比べ）わずかなシフトが生じるだけ
であることを示している。第２図は埋め込みチャネル（
４０）中の静的電流か。

キャリヤ密ＩＷと同様、温度とともに変化すること及び
埋め込みチャネル（４０）の静的コンダクタンスの著し
い増加を起す明確なキャリヤ注入効果はないことを暗示
している。

第１図の箱（４４）中に概略的に示さ匙ているスイッチ
ングパルスΔＶｇ　ｓｌ二対する期待さ几る遷移電流応
答か、第３図のグラフＣ二より詳細に示さ几ている。縦
軸はＶｄｓ＝２５ｍＶにおいてマイクロアンペア単位で
最初の遷移電流振幅ΔＩｄｓを表す。横軸は増加するゲ
ートバイアスパルス電圧振幅△Ｖｇｓを表す。この遷移
導電性により、ダイナミック・スイッチングデバイスの
機構が得らｎる。ダイナミック及び低温動作は、論理回
路に実際に適用する上で、それぞへ手に負えない障害で
ある。一方、約１ナノセカンド以下の高速及びＶｄｓ＝
２５ｍＶ、△１ｄｓ−１μＡで期待さｎる約１ナノワツ
ト以下の低パワーということについては、しばしば障害
はとり除か匙、こｎらは約２５ミリボルト又はそｎ以下
の低電圧スイングに必要な別の条件とみなせる。

主に実際的な制約により、ＶＬＳＩ電界効果半導体論理
デバイスの低電圧スイングがこ匙まで妨げらｎできた。

低温においてすらそうである。

デバイス（１０）の５つの一般的な特性が、低電圧ＶＴ
、ＳＴ　ＭＯＳ　ＦＥＴデバイスに適用しつると考えら
７する条件を満す。（１）低静的相互コンダクタンスに
よ（）、定常状態バイアス及び閾値電圧の不確定性に起
因する制限かとり除かれる。

（２１ＭＯ８Ｉｉ”ｒ弓Ｔ（１１）のダイナミックな相
互コンダクタンスによ１１．　ΔＶｇｓ（ＯＮ）−２５
ミリボルト及びＶｄ５＝２５ミリボルトにおいて、約１
マイクロアンペアの電流が得らｎる。この電流レベルは
１：５の特性比及び低温で得らｎるより高い移動度を有
する通常のＭＯＳ　ＦＥＴ　の静的な相互コンダクタン
スモデルと一致する。

（３）最後に、埋め込みチャネル（４ｏ）を絶縁体（２
８）及び半導体（１２）の界面から離して置くことが９
表面壁位８表面電位の不均一性及び浸透効果による制約
を緩和し、そうしない場合には鋭いターン・オンすなわ
ち小さなΔＶｇｓ（ＴＯ）の達成を妨る表面量子化に必
要と考えら７する。通常のＭＯＳ　Ｆ’ＥＴ　の場合、
先に述べた遷移導電性効果は、静的な表面コンダクタン
ス効果で、一般に信頼性あるＶＬＳＩ回路の場合。

ゲート上に太さな電圧パルスを必要とする。従って、そ
れらは上の６つの条件を満足しない。

しかし、ＭＯＳ　ＦＥＴ（１１）のような埋め込みチャ
ネルＭＯ８ＰＥＴ　構造中の遷移導電性により、低電圧
スイッチングか可能Ｃ二なる。

ドープさ匙た半導体中で、キャリヤフリーズアウトが支
配的Ｃ二なる温度は、具体的に用いるドーパントととも
に変化する。多数の他のドーパントが存在する可能性が
ある。たとえば、ホウ素に比べ深いエネルギー帯レベル
を有するドーパントである。それらは３０によりはるか
に高温において、フリーズアウト条件を満す。たとえば
、テルルをドーパントとして用いた時。

７７に以上の温度でキャリヤフリーズアウトが起ること
がわかった。これは特Ｃ二実際上重要である。なぜなら
ば、標準的な温度及び圧力において、沸とうする液体窒
素を用いるだけで、デバイスをそのような温度に容易Ｃ
１保つことができるからである。具体的には、１５０．
０００電子ボルト（１５０ＫｅＶ）　において、１平方
センチメートル当り５Ｘ１０１２原子のドーズで。

１０Ωｃｍ　の抵抗率を有するチョクラルスキ成長シリ
コン基板（１２）中に、テルルがイオン注入された。こ
れは開口又は窓“を通じて酸化物絶縁層（２Ｂ）の形成
前に９行わ八た。開口又は“窓“は、　ＭＯＳ　ＦＥＴ
　の製作プロセス中、酸化物絶縁層（２日）を成長すべ
き領域を規定する。注入された基板（１２）は窒素雰囲
気中９００°Ｃにおいて３０分アニールさ几た。

次に、酸化物絶縁層（２８）を１０００°Ｃ’　ａ　５
分間成長させ、構造は窒素中で１５分間。

１０５０°Ｃ（二おいて再びアニールさハた。その後、
アルミニウムゲート電極（２６）が形成さオｔ、デバイ
スは４５０°Ｃ（二おけるフォーミングガス中で６０分
間焼き戻さ几た。従って９本発明は有用なスイッチング
機能を可能にする上で十分支配的である。スイッチング
デバイス中のキャリヤフリーズアウト条件を実現する特
定の温度は、温度範囲にあまり関連するものではない。

本発明に従うスイッチングデバイスへのダイナミック入
力は、チャネル領域中のパルス化さｎた電界である。こ
の電界をパルス化する機構は、ＭＯＳ　ＰＥＴ　の場合
のような絶縁ゲート構造を必ずしも含むものではなく、
そのような電界パルスを実現する任意の他の便利な手段
でよい。

【図面の簡単な説明】

第１図は本発明の一実施例に従う埋め込みチャネルＭＯ
８ＦＥＴ　を含む回路の一部を、誇張した概略の前面断
面図。 第２図はゲート上のバイアス電圧を変えた場合の第１図
のデバイスの埋め込みチャネル及び表面チャネル領域内
の実験的に測定さｎた静電電流を、概略的にグラフで表
す図。 第３図は第１図の箱の中に示さｎだ遷移電流の最初の電
流上昇を、より詳細（二表す図である。 〔主要部分の符号の説明〕 ３０・・・・・・・・・・・・・・・・・・第１の領域
３４・・・・・・・・・・・・・・・・・・多数キャリ
ヤフリーズアウト条件を実現する手段 ４０・・・・・・・・・・・・・・・・・埋め込み伝導
チャネル６２　・・・・・・・・・・・・・Ｐ−Ｎ接合
１６、２６．２８・・・・・・電界発生手段２０、１３
．２４．２２・・・・・・電極形成手段用　願　人　：
　アメリカン　テレフォン　アンドテレグラフ　カムパ
ニー

Claims (1)

1. 【特許請求の範囲】 １、　第１の伝導形の第１の領域と、それに隣接しＰ−
   Ｎ接合をその間に形成する第２の伝導形の第２の領域を
   有する半導体基体から成る電界効果固体デバイスにおい
   て。 少くとも該第１の領域（たとえば５０）内に、多数キャ
   リヤフリーズアウト条件を実現する手段（たとえば３４
   ）。 該第１の領域（たとえば！ＩＯ）内に埋め込み伝導チャ
   ネル（たとえば４０）を形成するため、該Ｐ−Ｎ接合（
   たとえば５２）に一般的に垂直に、該基体中に電界を発
   生させる手段（たとえば１６．２６．２８）及び 埋め込みチャネル（たとえば４０）の相対する端部にお
   いて、該基体に対する電極を形成するための手段（たと
   えば２０，１８；２４．２２）が含まれ。 そオｔにより、パルス電界に応答して、該電極手段間の
   埋め込みチャネル中に、遷移導電路が形成さＪすること
   を特徴とする電界効果固体デバイス。 ２、特許請求の範囲第１項記載のデバイスＣ二おいて。 該電極形成手段は該基体の表面中及びその中に延びる第
   １の伝導形の、一対の相互に分離された導電性電極領域
   （たとえば１８゜２２）から成ることを特徴とする電界
   効果固体デバイス。 ６　特許請求の範囲第２項記載のデバイス（−おいて。 該電界発生手段は、該第１の領域（たとえば３０）に隣
   接した第１の電極（たとえば２６）及び該第２の領域（
   たとえば１２）に隣接した第２の電極（たとえば１６）
   から成ることを特徴とする電界効果固体デバイス。 ４　特許請求の範囲第６項記載のデバイスにおいて。 該第１の電極（たとえば２６）は絶縁層（たとえば２Ｂ
   ）により、該第１の領域から分離さｎたゲート電極から
   成ることを特徴とする電界効果固体デバイス。 ５、特許請求の範囲第４項記載のデバイスにおいて。 該第２の電極は該第２の領域の表面中の該第２の伝導形
   の導電層（たとえば１４）及びこの導電層上の金属層（
   たとえば１６）から成ることを特徴とする電界効果固体
   デバイス。 ６、　特許請求の範囲第５項記載のデバイスにおいて。 フリーズアウトを実現するための手段は。 該基体を冷却するための手段（たとえば３４）から成る
   ことを特徴とする電界効果固体デバイス。 ２、特許請求の範囲第１項記載のデバイスにおいて。 該半導体基体は比較的深いエネルギーレベルを有するド
   ーパントを含むことを特徴とする電界効果固体デバイス
   。 ８　特許請求の範囲第７項記載のデバイスにおいて。 該半導体基体はシリコンで、該ドーパントはテルルであ
   ることを特徴とする電界効果固体デバイス。 ９　特許請求の範囲第８項記載のデバイスにおいて。 該ドーパントは１平方センチメートル当り約５×１０１
   ２原子のドーズ量でイオン注入さ７することを特徴とす
   る電界効果固体デバイス。 １０、チャネル領域、２個の空間的に分離された電極領
   域、ゲート電極及び基板バイアス電極を有する埋め込み
   チャネル電界効果トランジスタから成る高速電子スイッ
   チングデバイスＣ二おいて。 少くとも該チャネル領域内に、多数キャリヤフリーズア
   ウトを実現するための手段。 該電極領域間の該チャネル領域中に、埋め込みチャネル
   が形成されるように、該電極上′　にバイアス電圧を印
   加するための手段、及び該ゲート電極にスイッチング電
   圧パルスを印加するための手段が含まれ。 そわにより、該パルスに応答して、該チャネル領域中の
   該電極領域間に、遷移導電路か形成さ匙ることを特徴と
   する高速電子スイッチング。 １１、特許請求の範囲第１０項記載のデバイスにおいて
   。 フリーズアウトを実現するための該手段は。 該トランジスタを冷却するための手段から成ることを特
   徴とする高速電子スイッチングデノてイス。 １２、チャネル領域中に埋め込みチャネルが形成される
   よう、トランジスタのゲート及び基板バイアス電極に、
   バイアス電圧を印加することから成る埋め込みチャネル
   電界効果トランジスタの操作方法において。 チャネル領域中に多数キャリヤフリーズアウトを実現す
   るのに十分なように、トランジスタな冷囚１し。 トランジスタのゲートにスイッチング電圧パルスを印加
   して。 そｎにより、スイッチングパルスに応答して、埋め込み
   チャネルを貫いて、トランジスタのソース及びドレイン
   間に遷移導電路が形成されることを特徴とする埋め込み
   チャネル電界効果トランジスタの操作方法。 １３、特許請求の範囲第１２項記載の方法において。 冷却は約３０■（以下の温度まで行うことを特徴とする
   埋め込みチャネル電界効果トランジスタの操作方法。