JPS6055733A

JPS6055733A - エラ−訂正回路

Info

Publication number: JPS6055733A
Application number: JP16367883A
Authority: JP
Inventors: Masahide Nanun; 南雲　雅秀; Tadashi Kojima; 正小島; Jun Inagawa; 純稲川
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1983-09-06
Filing date: 1983-09-06
Publication date: 1985-04-01

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の技術分野〕この発明鉱、例えはＣＤ（光学式コンパクトディスク）
方式のＤＡＤ（デジタルオーディオディスク）再生装置
に使用して好適するエラー訂正回路の改良に関する。

〔発明の技術的背景〕

近時、音響機器の分野では可及的に高忠実度再生化を図
るために、ＰＣＭ（パルスコードモジュレーション）技
術を利用したテジタル記録再生方式を採用しつつある。

つまり、これはデジタルオーディオ化と称せられている
もので、オーディオ特性が記録媒体の特性に依存するこ
となく、在来のアナログ記録再生方式によるものに比し
て格段に優れたものとすることが原理的に確立されてい
るからである。

この場合、記録媒体としてディスク（円盤）を対象とす
るものＵＤＡＤシステムと称せられておシ、その記録再
生方式としても光学式、静電容量式、及び機械式といっ
たものが提案されているが、いずれの方式を採用する場
合であっても、それを具現する再生装置としてはやはり
在来のそれにみられない種々の高度のコントロール機能
や性能等を満足し得るものであることが要求でれている
。

すなわち、これはＣＤ方式のものを例にとってみると、
直径１２ｃＩ１ｍ、）、厚さ１．２　ＣＩｕｎ　］の透
明樹脂円盤にデジタル（ＰＣＭ）に対応したピット（凹
凸）を形成する金属薄膜を被着してなるディスクなＣＬ
Ｖ（線速度一定）方式により約５００〜２００　Ｃｒ、
　ｐ、　ｍ、　）の可変回転速度で回転駆動せしめ、そ
れを半導体レーザ及び光電変換素子を内蔵した光学式ピ
ックアップで内周側から外周側に向けてリニアトラッキ
ング式に再生せしめるものであるが、該ディスクはトラ
ックピッチが１．６〔μｍ〕であって片面でも約一時間
のステレオ再生をなし得る膨大な清報量がプログラムエ
リア（半径２５〜５８〔−のに収録されているとともに
、それらのインデックスデータ等がリードインエリア（
半径２３〜２５〔朋〕）に収録されているといったこと
からも容易に窺い知れるところである。

ところで、上記のようなりＡＤシステムにあ。

つては、デジタル化データをディスクに記録する際に、
再生時にビット同期信号の生成を容易に行なえるように
したり、また光学式ピックアップで読み取られたＲＦ倍
信号周波性特性な狭帯域として安定なデーメス２イスを
行なえるようにしたシするために、デジタル化データを
その極性反転間隔が規定された最大及び最小極性反転間
隔内に帛にあるようなデータに変調してディスクに記録
するようにしている。そして、この変調方式としては、
光学式ＣＤ方式ＤＡＤ再生装置の場合、ＥＦＭ（エイト
トウフォーティーンモジュレーション）変調が一般的に
用いられている。このＥＦＭ変調は、デジタル化データ
を８ビット単位で区切り１それを１４ピツトのデータに
変調してディスクに記録するようにするもので、再生時
には１４ピツトのデータを８ビツトの元のデジタル化デ
ータに復調して再生するようにしているものである。

そして、上記のようにディスクから再生された１４ピツ
トのデータを復調してなる８ピツトのデジタル化データ
は、訂正回路に導かれて工２−訂正処理が行なわれる。

ここで、特に光学式ＣＤ方式ＤＡＤ再生装置においては
、そのエラー訂正符号としてクロスインターリープリー
ドソロモン符号（ＣＩＲＣ）を採用している。すなわち
、これは従来より知られている代表的なランダムエラー
訂正符号のうちで最も工２−訂正能力が高いものとして
広範に定義されてい６ＢＣＨ符号の一種であるリードソ
ロモン符号を用いるものであるが、それにバーストエラ
ーに対しても高い訂正能力を持たせるべくクロスインタ
ーリーブｌる信号処理を伴なわせるようにしたものであ
る。

ところで、リードソロモン符号の復号っ−１）エラー訂
正は、ＢＣＨ符号のそれと同様になすことができる。今
、例えば符号長（ｎ）、情報シンボル（ｋ個、検査シン
ボル（ｎ−ｋ）個からなるリードソロモン符号について
、その復号法を調べてみるものとする。但し、上記谷シ
ンボルは（至）個の２進ビツトつまり２　個の７Ｃを有
する有限体であるガロア体ＧＦ（２）の冗でおる。

そして、この場合、を重エラー訂正リードソロモン符号
の生成多項式Ｈ（２）ハ、（α）をガロア体ＣＦ（２）
の原始光として次の０式または０式のように表わされる
。

Ｈ（ｘ）　＝　ＣＸ十α）　（ｘ＋ｄ”）・（ｘ−１−
α２ｔ）　−・−−■Ｈ（ｘ）＝（ｘ＋α０）（Ｘ＋α
）−（Ｘ＋α１１−＋）　、、、、、、■また、記録信
号多項式をＵに）、再生信号多項式をＶ（ｘＪで表わし
、かつエラー多項式をＥ（ｘ）とすると、これらの間に
は次のような関係が成立する。

ｖ（ｘ）＝Ｕ（９）十Ｅ（幻・・・・・・・・・・・・
■この場合、多項式の係数はガロア体Ｇ　Ｆ　（２”）
に含まれており、エラー多項式Ｅ（ｘ）Ｕエラーロケー
ション及び値（大きさ）に対応する項だけを含んでいる
。したがって、エラーロケーション（Ｘｊ）におけるエ
ラーパターン暑（Ｙｊ）とすると、Ｅ（ト）＝ヰ゛Ｙｊ　Ｘｊ・・・・・・・・・・・・・
・・■となシ、該０式でΣは工２−のすべての位置にわ
たる総和を意味している。

仁こで、シンドローム（Ｓｔ　）を、（但し、ｉ＝０，１．・・・、２ｔ−１）の如く定義し
たとすると、上記０式よム５ｓ＝ｕ（α’）＋Ｅ（αｉ
）となる。この場合、Ｕに）はＨ（（転）で富に割シ切れ
るので、Ｕ（α　）＝０であるから、５ｉ＝Ｅ（αｉ）となる。そこで、上記０式よｐと表わすことができる。但し、α１＝Ｘｊとおいたもの
でＳｘ′はαｉにおけるエラーロケーションを表わして
いる。

ここで、エラーロケーション多項式σ（増は、エラー数
を（ｅ）として、Ｊに）−！（Ｘ−Ｘｔ）＝Ｘｅ十σ１ｘｅ−１＋・・・＋σｅ　・・・・川・・
　■と定義される。

マタ、■式ノσ、〜σｅ扛、シンドローム（Ｓｉ）との
間で次のように関係づけられる。

Ｓｉ＋６　＋　σ、　Ｓ　ｉ＋ｅ−ｓ　十”’十σｅ−
ｔｓｉ−１−＋十σ。Ｓｉ・・・・・・・・・■ つまシ、以上のようなリードンロモン符号の復号手順は
、（１）０式にょクシンドローム（Ｓ：）を計算する。

（Ｉｔ）　０式にょクエラーロケーション多項式の係数
σ、〜σ。を計算する。

（＃）　０式にょクエン−ロケーション多項式の根（ｘ
ｌ）をめる。

■　０式にょタエラーパターン（Ｙｊ　）をめ、０式に
よシェラ−多項式をめる。

（７）０式にょフェラー訂正を行なう。

なる（１）〜（ロ）の手順に帰着せしめられる。

次に、以上のような復号手順によるエラー訂正の具体例
として、１ブロツクデータに４個の検査シンボルを用い
た場合について説明する。

すなわち、この場合の生成多項式Ｈに）は、Ｈ（ｘ）　
＝　（ｘ＋１　）　（ｘ＋ａ）　（ｘ十ａ”）　（ｘ＋
ｃ”　）となり、２重エン−までの訂正が可能となるも
のであり、以下説明する。

（１）　シンドローム（Ｓｏ）〜（Ｓ３）を計算する。

（Ｉｔ）　０式をｅ＝ｌ、ｅ＝２について書き直すと−
ｅ　＝　ｌの場合には、となる。また、ｅ＝２の場合には、となる。

ここで、実際の復号器がｅ　＝　１の場合から動作を始
めるものとすると、先ず連立方程式■を満足する解（σ
、）をめなければならない。そして、この解が存在しな
ければ、復号器は次にｅ　＝　２の場合について連立方
程式［株］を満足する解（σ、）、（σ２）をめなけれ
ばならない。なお、ここでも解が得られない場合はｅ≧
３とみなすことになる。

■式の解（σ、）は、としてめ、［相］式の解（σ、）、（σ、）ニ、として
める。

儂）　以上のようにしてエラーロケーション多項式の係
数（σｉ）が得られたならば、次に０式によシェラ−ロ
ケーション多項式の根をめる。

先ず、ｅ＝１の場合は、 σ（２）＝Ｘ＋σｌ　＝０　＋　＋°、Ｘ１　＝σ１と
なる。また、ｅ　＝　２の場合は、 σに）＝Ｘ　＋σ、ｘ＋σ、＝０　ｅ−・……　＠とし
て、該０式にガロア体ＧＦ（２）の工を順次に代入して
その解をめればよく、今この根を（Ｘ＋　）　、（Ｘｔ
）とする。

（２）　工２−ロケーション多項式の根がまったなら、
次に０式によタエラーパターン（Ｙｊ）をめる。

先ず、ｅ　＝　ｌの場合は、Ｓｏ　＝　Ｙ　ｒ　、’−Ｙ　Ｉ＝　Ｓ　。

となる。ｉた、ｅ　＝　２の場合は、Ｓｏ　−Ｙ　ｓ　十Ｙ　ｔＳ、　＝Ｙ、Ｘ、　十Ｙ、Ｘ２よシ、Ｙ、＝Ｘ・Ｓ・＋Ｓ・Ｘ、＋Ｘ。

Ｙｖ　＝　Ｓｏ　十Ｙ＋（７）上述のようにしてめたエラーパターン（ｙ＋　）
　、　（ｙ＊　）にょシ訂正を行なう。

第１図は以上のような原理に基づくクロスインターリー
ブリードソロモン符号の実際の復号システムでなる従来
のエラー訂正回路を示すブロック構成図である。すなわ
ち、１１はピックアップで、図示しないディスクを再生
してＲＦ倍信号出力するものである。このＲＦ倍信号、
図示しないデータスライス回路でデジタル化データに変
換された後、セルフクロックのための同期信号抽出に供
せられて、′復調回路１２に供給される。ここで、この
復調回路１２抹、前述しｆｃように、ディスクに記録さ
れた１４ビツトデータを８ビツトデータに変換するｇＦ
Ｍ復調動作を行ない、その復調シンボルな工２−訂正手
段１３に出力するものである。

そして、このエラー訂正手段１３１ｆｉ、２重訂正回路
１４．ディンターリーブ回路１５及び２重訂正回路１６
よりなるクロスインターリーブ２重訂正方式となされて
いる。これに、周知のように、２重訂正回路１４で復調
シンボルの誤り判定を行ないエラー訂正可能である場合
は前述したようにして工２−訂正してディンターリーブ
回路１５及び２重訂正回路１６を介して図示しないＤ／
Ａ変換器に出力するよりにし、エラー訂正能力を越える
場合にはエラー訂正せずそのエラーロケーションを示す
エラー７ラグ（Ｅｆ）を復調シンボルに付加してディン
ターリーブ回路１６に出力し、エラー７ラグＪとともに
ディンターリーブ処理を施して２重訂正回路１６でエラ
ー訂正をするようにしたものである。

〔背景技術の問題点〕

ところで、上記のような従来の２重訂圧ＢＣＨ符号のエ
ラー訂正回路では、前記連立方程式■。

［株］によりエラーロケーション多項式の係数（’ｉ）
をめてエラー数（１重エラーか２重エラーかまたは３重
エラー以上か）を判定し、次にエラー数に応じてエラー
ロケーション多項式を決定してその根（エラーロケーシ
ョン）をめ、以下工２−パターンをめてエラー訂正を行
なうようにしている。ところが、上記（σｉ）は、ｉｔ
＋述したように、０式の場合、となシ、［株］式の場合、とな９、いずれも除算を行なうことが必要となっている
。ここで、周知のようにデジタルデータの演算回路を構
成する場合、乗算回路は簡単な構成で実現することがで
きるが、除算回路は構成が複雑化するものである１、そこで、従来より、エラーが１重工２−か２重エラーか
または３重エラー以上かの判定を、簡易な構成で容易に
行なえるようにすることが強く望まれている。

〔発明の目的〕

この発明は上記事情に基づいてなされ友もので、簡易な
構成で確実なエラー判定を行ない得るようにした極めて
良好なエラー訂正回路を提供することを目的とする。

〔発明の概要〕

すなわち、この発明は、ガロア体ＧＦ（２）における２
重訂正ＢＣＨ符号の符号語に基づいてエラーロケーショ
ン多項式をめエラー訂正に必費なエラーロケーショ／及
びエラーパターンを生成してなる工２−訂正回路におい
て、前記符号語からシンドローム（Ｓｔ）（ｉＵ正の整
数）を生成するシンドローム生成手段と、このシンドロ
ーム生成手段から出力されるシンドローム（８１）のう
ち（Ｓｔ　）　、　（ＳＯ）をそれぞれ保持する第１及
び第２の保持手段と、前記シンドローム生成手段で生成
されたシンドローム（Ｓｌ）に基づいてｒｓ　＝ＳｔＳｏ　＋　Ｓｔｒ　！　＝　Ｓｌ　Ｂ６　＋　Ｓ、Ｓｌｒ　Ｉ＝ＳｓＳ
ｔ　＋　Ｓｇなる演算を行なう演算手段と、この演算＋段の出力（ｒ
＝）　＝　Ｃｒｔ）　、（ｒｌ）のうち（ｒ３）を保持
する第３の保持手段と、１ＩｉＩ記演算手段の出力（ｒ
ｓ　）　＝　（ｒｔ　）　、（ｒｓ　）（Ｄうちｒａ　
’ｅ０７＞ｒｓ＝０かを判定する判定手段と、この判定
手段でｒ３笑Ｏが判定さ！１．た状態で前記第１及び第
２の保持手段に前記（ｓｔ）　、　（Ｓｏ）に代えて前
記（ｒ、）　。

（ｒ、）をそれぞれ保持させる制御手段と、ｓＨ己第１
の保持手段に保持された内容（ｓｔ）ｉ＊Ｕ（ｒ、）と
前記第２の保持手段に保持さｉｔた内容（ｓｏ）または
（ｒ、）に前記ガｑア体ＧＦ（２）のに（α′）を乗算
した値と前記第３の保持手段に保持され九内容（ｒ３）
に（αＩｆ）を乗算した値とを加算する信号処理手段と
を具備し、前記信号処理手段の出力が０となったときの
前記元（ｅｉ）をエラーロケーションとするようにして
なることを特徴とするものである。

以下、この発明の一実施例を説明するに先立ち、この発
明における工２−判定手段の原理について説ＯＡ’ｒる
。今、例としてガロア体ＧＦ’（２’　）について述べ
ることにする。この場合、法多項式の１根を←）とし、
生成多項式Ｈに）をＩＩ（ｘ）＝　（ｘ＋１）（ｘ＋α
）（Ｘ十α″）ＣＸ＋α３〕として、訂正ブロックのシ
ンボル数（へ）を３２、記録側多項式Ｕに）をＵ（ｘ）　＝　ＵＨＸ”　＋　Ｕｓｏｘ３０＋　・・・
＋ＵＩ　Ｘ　十Ｕ。

と表わし、Ｕ（ロ）はＨ（９）で割り切れるものとする
と、前述したように、Ｕ（１）　＝　Ｕ（α）＝Ｕ（α’）＝Ｕ（α３）−〇
となる。しかしながら、再生側でエラーが発生すると、
上式は満足されなくなる。

すなわち、１重エラーの場合、その工２−口ケーション
を（α　）とし、エラーパターンを（ｅｉ）とテると、
シンドローム（Ｓｏ）乃至（Ｓ、）は、３ｏ＝ｅｉＳ１＝ｅｌα ３２＝６ｉ（Ｘ’ Ｂ、＝ｅＬα３１でおるから、が満足する。上式は前記０式に対応する。したがって、Ｓｌ　＋　Ｘ　Ｓｏ　・・・・・・・・・・・・　０な
る式の休）に（α０）〜（α３ｍ）、を順次代入して、
０となる点がエラーロケーションである。

また、２重エラーの場合、そのエラーロケーションヲ（
αａ）、（α　）　トシ、エラ−Ａｐ−ｙを（ｅａ）、
（”ｂ）とすると、シンドローム（Ｓｏ）乃至（Ｓ３）
は、５ｏ＝ｅａ＋ｅｂｂＳ、＝ｅａα　十ｅｂα ５２＝ｅＢα２ａ＋ｅｂα２ｂｓ’　＝　”ａ”ａ十ｅｂａ３ｂであるから、が満足する。上式は前記［相］式に対応する。ここで、Ｂ　ｌ）　ａｂ α　＋α　＝Ａ、αα＝Ｂとおくと、（α　）、（α　）は、ｘ”＋Ａｘ＋Ｂ　・・・・・・・・・・・・◎なる２次
式の根として表わすことができる。また、０式よｐｌと表わすことができ、ここで、とおくと、［相］式は、とな５．（α）、（α）はこの２次式の根であるから、
当然、ｒ、ｘ２＋ｒ、　ｘ　＋　ｒ、・・・・・・・・・・・
・０の根でもある。したがって、０式の（２）に（α０
）〜（α３′）を順次代入して、０となる点がエラーロ
ケーションとなるものである。

すなわち、１重エラーの場合、０式のは）に（α０）〜
（α３１）を順次代入して０式が０となる１根を持つこ
とにより１重エラーが判定され、２重エラーの場合０式
の休）に（α０）〜（α３１）を順次代入して０式が０
となる２根を持つことにより２重エラーが判定されるこ
とになる。

ここで、１重エラーの場合、上記０式より１８１２＋５
ａＳｏ　＝Ｓ：　＋Ｓ＋Ｓｓ　＝Ｓ＋Ｓ２＋５ｏｓｓ＝
０なる式を導くことができ、媛式と対応させると、ｒｓ＝
ｒ２＝ｒ、＝Ｑとなることがわかる。一方、２重エラーの場合、ｒ３失
０であるため、結局、ｒ３（０なら２重エラーか３重エラー以上ｒ、＝Ｏｆｚ
ら１重エラーか３重エラー以上と判断することができる
ことになる。

〔発明の実施例〕

以下、上記のような原理に基づくこの発明の一実施例に
ついて図面を参照して詳細に説明する。第２図は上記０
式及び［相］式を解く手段を示すブロック構成図であり
Ｘ第３図に示すフローチャートを参照してその動作を説
明する。

ｊなわち、第２図中１７は演算処理回路で、第３図中ス
テップＳＴ、で動作が開始されると、読み出し専用メモ
リ（以下ＲＯＭという）１８に記憶されたプログラムに
従って、ステップＳＴ２でシンドローム（Ｓｏ）〜（Ｓ
３）を計算する。

そして、演算処理回路１７は請求めたシンドローム（Ｓ
　Ｏ）〜（Ｓ、）のうち、まず７／ドローム（Ｓｏをパ
スライン１９に出力する。このとき、上記ＲＯＭ　ｚ　
ｓによって制御されるゲート回路２０は、ラッチ回路２
１に対してラッチ信号を出力し、上記シンドローム（Ｓ
ｌ）がラッチ回路２１に′ラッチされる。次に、演算処
理回路１７は請求めたシンドローム（Ｓ　Ｏ）〜（Ｓ　
３）のうチ、シンドロームＳｏをパスライン１９に出力
する。すると、ゲート回路２０はラッチ回路２２に対し
てラッチ信号を出力し、シンドローム（Ｓｏ）がラッチ
回路２２にラッチされる。

次に、演算処理回路１７は、ステップＳＴ３で、各シン
ドローム（Ｓｏ）〜（Ｓ、）が全てＯであるか否かを判
定する。そして、各シンドローム（Ｓｏ）〜（Ｓ３）が
全てＯである（ＹＥＳ）場合、そのシンボルはエラー無
し、つまり正帛シンボルと判定され、ステップＳＴａを
介してエラー判定及び訂正処理が施されることなく、そ
のまま出力される。ｔた、各シンドローム（Ｓｏ）〜（
ｓｓ）ｄ＝全て０でない（ＮＯ）場合、演算処理回路１
７は、ステップＳＴ、で、各シンドローム（Ｓ　ｏ）〜
（Ｓ３）のうちいずれか１個が０または全てカニ〇でな
いか否かが判定されｍ（Ｎｏ）場合、ステップＳＴａで
３Ｎ以上エラーであると判定される。

そして、ステップＳＴ、で（ＹＥＳ）の場合、演算処理
回路１７は、ステップ８Ｔ、で、上記シンドローム（Ｓ
ｏ）〜（Ｓｓ）に基づいて前記（ｒ　ｓ）　、（ｒ２）
。

（ｒ、）をそれぞれ針具する。その後、ステップＳＴ８
で（ｒ、）が０か否かが判定される。この判定は、次の
ようにして行なわれる。まず、演算処理回路ノアは請求
めた（ｒ　ｓ）　、（ｒ　２）　、（ｒ　、）のうち（
ｒ３）をパスライン１９に出力する。そして、コ（７）
ハスライン１９に出力された（ｒ　ｓ　）ＩＤ　、ＲＯ
Ｍ１８によって制御される０判定回路２３によってＯか
否かの判定がなされるものである。このとき、同時に、
パスライン１９に出力されたｒ３は、ＲＯＭ１８によっ
て制御されるラッチ回路２４にラッチされる。その後、
演算処理回路１７は、（ｒ　２）　、（ｒ　、　）をＩ
ｌ［１４次パスライン１９に出カーｊルｊうに動作する
。

ここで、まず、ｒｓＮＯつまりステップｓ’ｒ。

で（ＮＯ）の場合について説明する１、この前金、前述
したように、２重エラーまたは３重エラー以上であると
判断されるため、ステップｓＴ。

で、前記０式の根をめる演算が行なわれる。

この演算は次のようにして行なわれる。すなわち、０判
定回路２３は、ｒ３４０と判定すると、ゲート回路２０
を駆動させ、演算処理回路１７から（ｒ　、）　、　（
ｒ　、）が出力されるタイミングで、ラッチ回路２２．
２１に対してそれぞれラッチ信号を発生させる。このた
め、ラッチ回路２２゜２１には、前記シンドローム（ｓ
　ｏ）　、（ｓ　＋）に代えて（ｒＪ、（ｒ＋）がそれ
ぞれラッチされることになる。

そして、各ラッチ回路２１，２．２．２４に（ｒυ、（
ｒ　ｔ）　、（ｒ　ｓ）がそれぞれラッチされると、各
ラッチ回路２１，２２．２４に対応して設けられたレジ
スタ回路２５．２６．２７に対して、セラトイら号（ｒ
−８Ｐ）が発生はれ、ラッチ回路２１．２２．２４にラ
ンチされた（ｒ　＋）　、（ｒ　２）　。

（ｒ、）が一括してレジスタ回路２５　、２６　、２７
に移送される。

ここで、レジスタ回路２６には、乗算用クロック信号（
ｒ−ＣＫ）に応じてレジスタ回路２６の内Ｗ（ｒ２）に
前記エラーロケーション（α）（この場合、αはα０〜
α３１）を乗算して、再びレジスタ回路２６にセットす
るための、乗算回路２８が接続されている。また、レジ
スタ回路２２には、上記乗算用クロック信号（ｒ−ＣＫ
）に応じてレジスタ１白路２７の内容（ｒ３）にα２を
乗算して、再びレジスタ回路２７にセットするための、
乗算回路２９が接続されている。そして、上記Ｃａ’）
〜（α３りに対−して、レジスタ回Ｄｉ（１２５，２６
の出力を加算器３０で加昇し、その加昇結果とレジスタ
回路２７の出力とを加舅、器３〕で加算することにより
、結局加算器３１の出力は、ｒ、　（α０）’十ｒ、（
α’）十ｒ’。

ｒｓ＝　（ａ’）２＋ｒｔ（”）　十ｒ。

ｒ３（α”　）２＋ｒ２　（ａ”　）　＋　ｒ。

なる演算を順次行なったものとなり、演算結果が０とな
つｆ？：、←）が０式の根、つまりエラーロケーション
（α’）、（αｊ）であるから、ここに０式の根をめる
漬界が行なわれるものである。

次に、上記のようにして■式の根をめる演算が行なわれ
ると、ステップ５Ｔ１ｏ　で、２根がまったか否かが判
定される。この判定は、加算器３ノの出力な０判定回路
３２に導き、２回０になったことが判定されたか否かで
行なわれる。そして、２根求まった（ＹＥＳ）の場合、
ステップ５Ｔ１１で、２重エラーと判定され、２根求ま
らなかった（ＮＯ）の場合、ステップｓ′ｒａで３重エ
ラー以上であると判定される。

また、ｒ３＝０つｊ９ステップＳ　’ｌ’　ａで（ＹＥ
Ｓ　）の場合について説明する。この場合、前述したよ
うに、１里エラーまたは３重エラー以上であると判断さ
れるため、まず、０判定回路２３はステップｓ’ｒｔｔ
でｒ２が０か否かの判定な行ない、ｒ２’ｅＯ（ＮＯ）
の場合ステップＳＴ６で３−塩エラー以上と判定し、ｒ
、＝０　（ＹＥＳ）の場合ステップＳＴ、、で前記０式
の根をめる演算が行なわれる。この演算は次のようにし
て行なわれる。すなわち、０判定回路２３はｒ３＝０と
判定すると、ゲート回路２０を駆動させないようにする
。このため、演算処理回路１７がら出力される（ｒ　、
）　、（ｒ　、）はラッチ回路２１　、２２にラッチさ
れることなく、ラッチ回路２　Ｊ　、　２２の内容はシ
ンドローム（Ｓ　＋）　、（Ｓ　ｏ）のままとなされて
いる。

そして、ラッチ回路２１．２２の内容（Ｓｔ）。

（Ｓ　ｏ　）　−ｔｚ　、上述したようにレジスタ回路
ｉｓ、ｚｅに移送され、レジスタ回路２６の内容（Ｓ、
）には、エラーロケーション（α）が乗算される。なお
、ラッチ回路２４の内容（ｒ３）はレジスタ回路２７に
移送されα２が乗算されることになるが、この場合ｒ３
＝０であるので、レジスタ回路２７の出力は０となって
いる。このため、結局加算器３ノの出力は、Ｓｔ＋８゜（α０）Ｓ、＋Ｓ、（α′）Ｓｓ　＋Ｓｏ（α３′）なる演算を順次行なったものとなり為演算結果が０とな
つｆｃ（α）が０式の根、つまりエラーロケ−る演算が
行なわれるものである。

このようにして０式の根をめる演算が行なわれると、ス
テップｓ’ｒ、、で、１根がまったか否かが判定される
。この判定は、０判定回路３２で１回０になったことが
判定されたか否かで行なわれる。そして、１根求まった
（ＹＥＳ）場合、ステップ５Ｔ１ｓで、１重エラーと判
定され、１根求まらなかった（ＮＯ）の場合、ステップ
ＳＴ。

で３重エラー以上であると判定されるものである。

ここで、第４図及び第５図は、それぞれｒ８＝Ｏ及びｒ
ｊ　（ｏの場合の動作を示すタイミング図である。まず
、ｒ、＝Ｑの場合、演算処理回路１７から第４図（ａ）
に示すタイミングで（Ｓｏ）〜（Ｓｓ）が出力されると
、ラッチ回路２２は第４図（ｂ）に示すタイミングで（
Ｓｏ）をラッテし、２ツチ回路２ノは第４図（０）に示
すタイミングで（Ｓｌ）をラッチする。

次に、演算処理回路１７から第４図（ａ）に示すタイミ
ングで（ｒ３）〜（ｒ、）が出力されると、０判定回路
２３は４４図（ｄ）でｒ、＝Ｑの判定パルス（Ｐ、）を
出力しゲート回路２Ｑを非駆動状態にして、後から発生
される＜　ｒｔ）　＋　（ｒｌ）がラッチ回路２２．２
１にラッチされないようにする。

また、このときＲＯＭ　Ｊ　８は第４図（ｅ）に示すタ
イミングでラッチ回路２４にラッチ信号を出力し、ラッ
チ回路２４は第４図（ｆ）に示すタイミングでｒ８＝０
をラッチする。その後、ｒ、＝０であれば、０判定回路
２３は第４図（ｄ）に示すタイミングでｒ２＝００判定
パルス（Ｐ２）を出力する。

そして、ラッチ回路Ｅｌ　、２２．２４のラッチ動作が
全て終了し、ｒ、＝０の判定が行なわれると、第４図は
）に示すタイミングでセット信号（ｒ−８Ｐ）が出力さ
れ、以下０式の根をめる演算が行なわれるようになるも
のである。

また、ｒ８ＮＯの場合、演算処理回路１７から！５図（
ａ）に示すタイミングで（Ｓｏ）〜（Ｓｓ）が出力され
ると、ラッチ回路２２は第５図（ｂ）に示すタイミング
で（Ｓｏ）を２ツチし、ラッチ回路２１は第５図（ｃ）
　Ｋ示すタイミングで（Ｓ、）を２ツチする１、次に、
演算処理回路１７から第５図（ａ）に示すタイミングで
（ｒ、）〜（ｒｌ）が出力されると、まずｒｓ’＝０で
あるから０判定回路２３からは第５図（ｄ）に示すよう
にｒ８＝０の判定パルス（ｐｔ）ｔ；を出力されず、ゲ
ート回路２０は駆動状態となされ、後から発生される（
　ｒ２）　、　（ｒ、）がラッチ回路２２．２１にラッ
チされるようになされる。また、このとき、ＲＯＭ　１
　ｇは第５図（６）に示すタイミングでラッチ回路２４
にラッチ信号を出力し、ラッチ回路２４は第５図（ｆ）
に示すタイミングで（ｒ３〕をラッチする。その仮、演
算回路１２から（ｒｔ　）　ｌ　（ｒｌ）が出力される
と、ラッチ（ロ）路２２，２１は第５図（ｂ）　、　（
Ｑ）にそれぞれ示すタイミングで、（Ｓｏ）　＝　（Ｓ
ｔ　）　ＶＣ代えて（ｒ［）　、（ｒｔ）をラッチする
。

そして、ラッチ回路２１，２２．２４のラッチ動作が全
て終了すると、第５図（２））に示すタイミングでセッ
ト信号（ｒ−８Ｐ）が出力され、以下［相］式の根をめ
る演算が行なわれるようになるものである。

シｆｃがって、上記実施例のような構成によれば、１ずｒ　３＝　Ｓｒ　十Ｓｔ　Ｓｎｒ　ｔ　−８１８２＋　８０８３ｒＩ−８ｔ　＋　５３Ｓｌなる演算を行ないｒｓ”ＥＯのときｒ３ｘ２＋ｒ、ｘ十ｒ、　＝０の根をめ、２根求まった場合２重エラーと判定してその
２根をエラーロケーション（αＳｒ（αｊ）とし、２根
求まらなかった場合３重工２−以上と判定するとともに
、ｒ３＝０のときｒ２＝０でｓ１十ＸＳｏ　＝Ｑの根をめ、１根求まった場合１厘エラーと判定してその
１根をエラーロケーション（αｉ）とし、ｒｔ’ｉ’０
か１根求まらなかった場合３重工２−以上と判定するよ
うにしたので、１貞エラーと２ｘＬエラーとを判定する
のに乗算と加算のみで行なうことができ、従来のように
除算を行なう必要がなく、回路構成を簡易なものとする
ことができ、ひいては確実なエラー判定を行ない得るも
のである。

また、２重工２−の場合、０式をエラーロケーション多
項式トしてエラーロケーション（αｉ）。

（αｊ）をめるよりにしたので、ここでも除算を行なう
必要なく、１回路構成の簡易化を図ることができるもの
である。この点に関し、従来では先に述べたように・０
式、つまり、Ｘ＋σ、Ｘ十〇。

をエラーロケーション多項式としていたので、係数（σ
Ｉ）、（σりをめるのに除算回路が必要になるという問
題がめるものである。

さらに、ラッチ回路２１．２２に２ツチされたシンドロ
ーム（Ｓｔ）ｐ（Ｓｏ）Ｙｒｌ　＝Ｑならそのままラッ
チさせて０式の演算を行なわせ、ｒｓＮＯなら（Ｓｒ）
、（ＳＯ）に代えて（ｒθ、（ｒ、）をラッチさせて［
相］式の演算を行なわせ、１重工２−のエラーロケーシ
ョンの演算と、２重エラーの工２−ロケーションの演算
とで、ラッチ回路２１゜２２、レジスタ回路２５．２６
、乗算回路２８及び加算器３０等を、共通に使用するこ
とができるようにしたので、この点でも回路構成の簡易
化及び処理時間の短縮化を図ることができる。

そして、上記のように、ラッチ回路２１　、２２に２ツ
チされたシンドローム（ｓ＋）、（ｓｏ）を、ｒ３＝０
ならそのｔまラッチさせて０式の演算を行なわせ、ｒｓ
’ｅＯなら（ｓ、）、（ｓｚ）に代えて（ｒＩ）、（ｒ
ｓ）をラッチさせて０式の演算ヲ行なわせることにより
、１重エラーのエラーロケーションの演算と、２重エラ
ーのエラーロケーションの演算とで、ラッチ回路２１，
２２、レジスタ回路２５，２６、乗算回路２８及び加算
器３０等を共通に使用することができるようにしたこと
が、この発明の特徴となる部分である。

また、ステラ７’ＢＴ、Ｉｎで０式の根をめた後、ステ
ップ５Ｔ１４で１根求まったか否かを判別して、ｌ種水
まった場合１貞エラーと判定し、１根求まらなかった場
合３皇工ラー以上と判定するようにしたので、１Ｍエラ
ーの誤判定を高い確率で防止することができるようにな
るものである。すなわち、４重エラー以上であ＃）なが
らこれを１重エラーと誤判定した場合、ｒｓ：ｒｔ＝０
となつ゛て１根求まらないことがあるからである。この
ため、例えば訂正ブロックのシンボル数（Ｎ）が３２で
、ガロア体ＧＦ（２）の場合、４重エラー以上を１重エ
ラーと誤判定して１根２求まる確率は、／ｓ　＝１／８となり、ステツプＳ　Ｔ
、４を設けることにより、１／８の確率で４重エラー以
上を１重エラーと誤判定することを防止することができ
るようになるものである。

なお、この発明は上記実施例に限定されるものではなく
、この外その要旨を逸脱しない範囲で種々変形して実施
することができる。

〔発明の幼果〕

したがって、以上詳述したようにこの発明によれば、簡
易な構成で確実なエラー判定を行ない得るようにしｆｃ
極めて良好なエラー訂正回路を提供することができる。

【図面の簡単な説明】

第１図は従来のエラー訂正回路を示すブロック構成図、
第２図はこの発明に係るエラー訂正回路の一実施例を示
すブロック構成図、第３図乃至第５図はそれぞれ同実施
例の動作を説明するためのフローチャート及びタイミン
グ図であるノー・・・ピックアップ、１２・・・復調回路、１３・
・・エラー訂正手段、１４・・・２Ｍ訂正回路、１５・
・・ディンターリーブ回路、１６・・・２血訂正回路、
１２・・・演算処理回路、１８・・・ＲＯＭ、Ｊ！９・
・・パスライン、２０・・・ゲート回路、２１．２２・
・・ラッチ回路、２３・・・Ｏ判定回路、２４・・・ラ
ッチ回路、２５乃至２７・・・レジスタ回路、２Ｂ、２
９゛°°乗算回路、３０．３１・・・加算器、３２・・
・０判定回路。

Claims

【特許請求の範囲】ガロア体ＧＦ（＋　）における２重訂正ＢＣＨ符号の符
号語に基づいてエラーロケーション多項式をめエラー訂
正に会費なエラーロケーション及びエラーパターンを生
成してなるエラー訂正回路において、前記符号語からシ
ンドローム（Ｓｉ）（ｉは正の整数）を生成するシンド
ローム生成手段と、このシンドローム生成手段力）ら出
力されるシンドローム（Ｓｔ）のうち（Ｓｌ　）　、（
ｓｏ）をそれぞれ保持する第１及び第２の保持手段と、
前記シンドローム生成手段で生成されたシンドローム（
ＳＳ）ＶＣ，基づいてｒ３　＝８１Ｓｏ　＋　８”１ｒ＝　＝ｓ、ｓＯ＋Ｓｔｅｗｒ１＝ＳｓＳＩ　＋　Ｓ：なる演算を行なう演算手段と、この演算手段の出力（ｒ
３）、（ｒ＝　）、（ｒ、）のうち（ｒ、）を保持する
第３の保持手段と、前記演算手段の出力（ｒ＝）、（ｒ
ｌ）　−（ｒｔ　）のうち、ｒ、（’Ｑかｒ８＝０かを
判定する判定手段と、この判定手段でｒ、笑０が判定さ
れた状態で前記第１及び第２の保持手段に前記（ｓｔ）
、（ｓｏ）に代えて前記（ｒｌ　）、（ｒ、　）をそれ
ぞれ保持させる制御手段と、前記第１の保持手段に保持
された内容（ｓｌ）または（ｒｌ）と前記第２の保持手
段に保持された内容（ｓｏ）または（、ｒｔ）に前記ガ
ロア体ＧＦ（２ｍ）の元（α　）を乗算した値と前記第
３の保持手段に保持された内容（ｒ、）に（α！１）を
乗算した値とを加算する信号処理手段とを其備し、前記
信号処理手段の出力が０となったときの前記元（αｉ）
をエラーロケーションとするようにしてなることを特徴
とするエラー訂正回路。