JPS6055752A - パケツト処理方式 - Google Patents
パケツト処理方式Info
- Publication number
- JPS6055752A JPS6055752A JP58163943A JP16394383A JPS6055752A JP S6055752 A JPS6055752 A JP S6055752A JP 58163943 A JP58163943 A JP 58163943A JP 16394383 A JP16394383 A JP 16394383A JP S6055752 A JPS6055752 A JP S6055752A
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- JP
- Japan
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- packet
- processor
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- dma
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- Pending
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- 238000012545 processing Methods 0.000 title claims abstract description 41
- 238000003672 processing method Methods 0.000 claims description 9
- 230000004913 activation Effects 0.000 claims description 4
- 238000012217 deletion Methods 0.000 claims description 4
- 230000037430 deletion Effects 0.000 claims description 4
- 238000001514 detection method Methods 0.000 claims description 4
- 238000003780 insertion Methods 0.000 claims description 4
- 230000037431 insertion Effects 0.000 claims description 4
- 238000004891 communication Methods 0.000 abstract description 5
- 230000005540 biological transmission Effects 0.000 abstract description 2
- 238000000034 method Methods 0.000 description 9
- 238000010586 diagram Methods 0.000 description 4
- 230000006870 function Effects 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/54—Store-and-forward switching systems
- H04L12/56—Packet switching systems
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Multi Processors (AREA)
- Computer And Data Communications (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はパケットモードで通（ａを行うパケット端末、
パケット交換機あるいは通信制御装置でのパケットプロ
トコルの処理方式に関する。
パケット交換機あるいは通信制御装置でのパケットプロ
トコルの処理方式に関する。
従来のパケットプロトコルの処理の方式としては第１図
、第２図に示す２つの方式が一般的であった。 、 第１図はフレーム同期の検出、ＣＩ’ＬＣ演算、０挿入
１０削除を回線制御部ＬＣＵで行い、送受信データを回
線制御部ＬＣＵから受けてリンクレベル以上の処理を行
うプロセッサＣＣおよびメインメモリＭＭでソフトウェ
アで行う方式である。
、第２図に示す２つの方式が一般的であった。 、 第１図はフレーム同期の検出、ＣＩ’ＬＣ演算、０挿入
１０削除を回線制御部ＬＣＵで行い、送受信データを回
線制御部ＬＣＵから受けてリンクレベル以上の処理を行
うプロセッサＣＣおよびメインメモリＭＭでソフトウェ
アで行う方式である。
第２図ｉｊ第１図と同様の機能を行う回線制御部Ｉ、Ｃ
ｔＪ、リンクレベルの処理を行うリンクレベルプロセッ
サＬ −ＣＰ Ｕ、パケットレベル以上の処理を行うプ
ロセッサＣＣおよびメインメモＩＪＭＭ、送受データを
ＭＭへ転送するためのリンクレベルＤＭＡコントローラ
Ｌ−ＤＭＡＫより構成するものである。
ｔＪ、リンクレベルの処理を行うリンクレベルプロセッ
サＬ −ＣＰ Ｕ、パケットレベル以上の処理を行うプ
ロセッサＣＣおよびメインメモＩＪＭＭ、送受データを
ＭＭへ転送するためのリンクレベルＤＭＡコントローラ
Ｌ−ＤＭＡＫより構成するものである。
第１図の方式ではプロセッサＣＣでリンクレベル以上の
全ての処理を行うことからプロセッサＣＣとして処理能
力の大きいものが必要とされていた。
全ての処理を行うことからプロセッサＣＣとして処理能
力の大きいものが必要とされていた。
第２図の方式でＨＩＪンクレベルの処理１ンクレペルプ
ロセッサＬ−ＣＰｔＪに行わせることによりプロセッサ
ＣＣの負荷の軽減にはなっているが以下の問題を残して
いる。
ロセッサＬ−ＣＰｔＪに行わせることによりプロセッサ
ＣＣの負荷の軽減にはなっているが以下の問題を残して
いる。
その１は国際的に標準化されているパケットレベルのプ
ロトコル処理をユーザに固有であるより上位のレベルの
処理と一諸に開発しなければならない。
ロトコル処理をユーザに固有であるより上位のレベルの
処理と一諸に開発しなければならない。
その２はパケットレベルプロトコル処理を行うことによ
るＣＣ処理能力への影響、物に複数回線を１つのプロセ
ッサＣＣで処理する場合は、その必要処理量は大きい。
るＣＣ処理能力への影響、物に複数回線を１つのプロセ
ッサＣＣで処理する場合は、その必要処理量は大きい。
そこでこれらの問題を解決するためにパケットレベルの
プロトコル処理もリンクレベルプロトコル処理トー諸に
リンクレベルプロセッサＬ−ＣＰＵで処理しうることが
望ましいがそこまで含メチ＋１ンクレベルプロセッサＬ
−ＣＰ Ｕを小形に（例えばＬＣＵ、ＬＰＭＡと合わ
せて１つの大規模ＬＳＩで）作ることは現在の技術では
困難である。
プロトコル処理もリンクレベルプロトコル処理トー諸に
リンクレベルプロセッサＬ−ＣＰＵで処理しうることが
望ましいがそこまで含メチ＋１ンクレベルプロセッサＬ
−ＣＰ Ｕを小形に（例えばＬＣＵ、ＬＰＭＡと合わ
せて１つの大規模ＬＳＩで）作ることは現在の技術では
困難である。
本発明の目的はパケットレベルプロトコルの処理を専用
に行う機能をプロセッサＣＣより独立すせてパケットレ
ベルプロセッサＰ−ＣＰＵで実現しかつ、プロセッサＣ
ＣがパケットレベルプロセッサＰ−ＣＰＵｉパケットレ
ベルプロセッサＰ−ＣＰＵがリンクレベルプロセッサＬ
−ＣＰＵを制御する方式とし、かつ制御に伴う情報（コ
マンド、ステータス、送受信データ）に全てメインメモ
リＭＭを介して受け渡しすることによシ上記欠点を解決
したパケット処理方式を提供することにある。
に行う機能をプロセッサＣＣより独立すせてパケットレ
ベルプロセッサＰ−ＣＰＵで実現しかつ、プロセッサＣ
ＣがパケットレベルプロセッサＰ−ＣＰＵｉパケットレ
ベルプロセッサＰ−ＣＰＵがリンクレベルプロセッサＬ
−ＣＰＵを制御する方式とし、かつ制御に伴う情報（コ
マンド、ステータス、送受信データ）に全てメインメモ
リＭＭを介して受け渡しすることによシ上記欠点を解決
したパケット処理方式を提供することにある。
前記目的を達成するために本発明によるパケット処理方
式はパケットレベルプロトコル処理より上の処理を行う
プロセッサと、パケットレベルプロトコル処理を行うパ
ケットレベルプロセッサと、リンクレベルプロトコル処
理を行うリンクレベルプロセッサと、メインメモリと、
フレーム同期の検出、ＣＲＣ演算およびＯ挿入１０削除
な行う回線制御部と、前記メインメモリへ前記パケット
レベルプロセッサからＤＭＡアクセススルためのパケッ
トレベルＤＭＡコントローラと、前記メインメモリへ前
記リンクレベルプロセッサおよび回線制御部からＤＭＡ
アクセスするためのリンクレベルＤ Ｍ Ａコントロー
ラとを含み、前記プロセッサ、前記パケットレベルプロ
セッサおよび前記リンクレベルプロセッサ間を起動およ
び割込み信号線で直列に接続し、前記起動に伴うコマン
ドおよび前記割込みに伴うステータスを前記パケットレ
ベルＤＭＡコントローラおよび前記リンクレベルＤＭＡ
コントローラを介して前記メインメモリにアクセスする
ことにエリ送受するように構成しである。
式はパケットレベルプロトコル処理より上の処理を行う
プロセッサと、パケットレベルプロトコル処理を行うパ
ケットレベルプロセッサと、リンクレベルプロトコル処
理を行うリンクレベルプロセッサと、メインメモリと、
フレーム同期の検出、ＣＲＣ演算およびＯ挿入１０削除
な行う回線制御部と、前記メインメモリへ前記パケット
レベルプロセッサからＤＭＡアクセススルためのパケッ
トレベルＤＭＡコントローラと、前記メインメモリへ前
記リンクレベルプロセッサおよび回線制御部からＤＭＡ
アクセスするためのリンクレベルＤ Ｍ Ａコントロー
ラとを含み、前記プロセッサ、前記パケットレベルプロ
セッサおよび前記リンクレベルプロセッサ間を起動およ
び割込み信号線で直列に接続し、前記起動に伴うコマン
ドおよび前記割込みに伴うステータスを前記パケットレ
ベルＤＭＡコントローラおよび前記リンクレベルＤＭＡ
コントローラを介して前記メインメモリにアクセスする
ことにエリ送受するように構成しである。
以下、図面を参照して本開明をさらに詳しく説明する。
第３図は本発明によるパケット処理方式の実施例を示す
ブロック図である。図において、Ｐ−ＣＰＵｕパケット
レベルプＣｌセッザ、Ｉ’−ＤＭＡｔ＝ｔパケットレベ
ルＤＭＡコントローラであり、第２図と同じ構成要素に
は同じ記号を用いている。
ブロック図である。図において、Ｐ−ＣＰＵｕパケット
レベルプＣｌセッザ、Ｉ’−ＤＭＡｔ＝ｔパケットレベ
ルＤＭＡコントローラであり、第２図と同じ構成要素に
は同じ記号を用いている。
パケット回線からの直列送受データは回線制御部ＬＣＵ
でフレーム検出、０挿入１０削除、ＣＲＣ演算が行われ
、１文字車位でリンクレベルプロセッサＬ−ＣＰＵに渡
される。リンクレベルプロセッサＴ、 −ＣＰ Ｕで曇
マリンクレベルの処理を実行する。リンクレベルの処理
を行った後、送受データはリンクレベルＤ ｋＪ Ａコ
ントローラＬ−ＤＭＡを介してリンクレベルプロセッサ
ＬＣＵからメインメモリＭＭへＤＭＡ転送される。
でフレーム検出、０挿入１０削除、ＣＲＣ演算が行われ
、１文字車位でリンクレベルプロセッサＬ−ＣＰＵに渡
される。リンクレベルプロセッサＴ、 −ＣＰ Ｕで曇
マリンクレベルの処理を実行する。リンクレベルの処理
を行った後、送受データはリンクレベルＤ ｋＪ Ａコ
ントローラＬ−ＤＭＡを介してリンクレベルプロセッサ
ＬＣＵからメインメモリＭＭへＤＭＡ転送される。
メモリメモリ上の格納場所等、リンクレベルプロセツサ
Ｌ −ＣＰ Ｕ 、リンクレベルＤ ＭＭヨ。
Ｌ −ＣＰ Ｕ 、リンクレベルＤ ＭＭヨ。
ｌロー−５Ｌ−ＤＭＡの動作に必要な情報はパケットレ
ベルプロセッサＰ −Ｃ１） ＵによりメインメモＩＪ
ＭＭ上に設定さｉｔており、パケットレベ）ｖ フｏ
セッサＰ −ＣＰ Ｕがらリンクレベルプロセッサニ対
スる起動によりリンクレベルフロセツ＋Ｌ−ＣＰＵｕｌ
ＪンクレベルＤＭＡコントローラＬ−］）ＭＭを介して
その情報を読み出す。
ベルプロセッサＰ −Ｃ１） ＵによりメインメモＩＪ
ＭＭ上に設定さｉｔており、パケットレベ）ｖ フｏ
セッサＰ −ＣＰ Ｕがらリンクレベルプロセッサニ対
スる起動によりリンクレベルフロセツ＋Ｌ−ＣＰＵｕｌ
ＪンクレベルＤＭＡコントローラＬ−］）ＭＭを介して
その情報を読み出す。
次にフレームの受信が完了すると、リンクレベルプロト
コルＬ−ＣＰＵはその実行情報（ステータス）全リンク
レベルＤＭＡコントローラＬ−ＩＪＭＡ経由でメインメ
モリＭＭに設定した後、パケットレベルプロセッサ、ｐ
−ｃｐｕに割込む。
コルＬ−ＣＰＵはその実行情報（ステータス）全リンク
レベルＤＭＡコントローラＬ−ＩＪＭＡ経由でメインメ
モリＭＭに設定した後、パケットレベルプロセッサ、ｐ
−ｃｐｕに割込む。
パケットレベルプロセッサＰ −ＣＰＵ ｕ Ｍ Ｍ
上ノスデータスをチェックした後、メインメモリ上に格
納されている受４Ｍデータのパケットヘッダ部を読出し
パケットレベルのプロトコル処理を行う。受信データが
正常受信であることを確認した後、パケットレベルプロ
セッサＰ −ＣＩ）ＵＦＪ、１４ｉ告ステータスをメイ
ンメモリＭＭへ薔込んでからプロセッサＣＣへ割込む。
上ノスデータスをチェックした後、メインメモリ上に格
納されている受４Ｍデータのパケットヘッダ部を読出し
パケットレベルのプロトコル処理を行う。受信データが
正常受信であることを確認した後、パケットレベルプロ
セッサＰ −ＣＩ）ＵＦＪ、１４ｉ告ステータスをメイ
ンメモリＭＭへ薔込んでからプロセッサＣＣへ割込む。
以上のパケットレベルプロセッサＰ−ＣＰＵからのメイ
ンメモリアクセス鉱全でパケットレベルＤＭＡコントロ
ーラＰ−ＤＭＡを介して行われる。パケットレベルプロ
セッサＰ−ＣＰＵｂ工ヒハケットレベルＤＭＡコントロ
ーラＰ−ＤＭＡの動作に必要な情報はプロセッサＣＣに
よりメインメモリ上に設定され、プロセッサＣＣからの
起動信号によシパケットレベルプロセッザＰ−ＣＰＵは
パケットレベルＤＭＡコントローラＰ−ＤＭＡ経由でそ
の情報を引き取る。
ンメモリアクセス鉱全でパケットレベルＤＭＡコントロ
ーラＰ−ＤＭＡを介して行われる。パケットレベルプロ
セッサＰ−ＣＰＵｂ工ヒハケットレベルＤＭＡコントロ
ーラＰ−ＤＭＡの動作に必要な情報はプロセッサＣＣに
よりメインメモリ上に設定され、プロセッサＣＣからの
起動信号によシパケットレベルプロセッザＰ−ＣＰＵは
パケットレベルＤＭＡコントローラＰ−ＤＭＡ経由でそ
の情報を引き取る。
プロセッサＣＣ＃ＳｔパケットレベルブロセッザＰ−Ｃ
ＰＵから割込みを受けるとメインメモリ上Ｍ上に格納さ
れているステータスにょ９パケットレベルのプロトコル
処理を完了した受信データを確認して、そのシステムそ
れぞれに固有の処理を行う。
ＰＵから割込みを受けるとメインメモリ上Ｍ上に格納さ
れているステータスにょ９パケットレベルのプロトコル
処理を完了した受信データを確認して、そのシステムそ
れぞれに固有の処理を行う。
本発明は以上のようにリンクレベルプロトコル、パケッ
トレベルプロトコルおよびそれ以上のレベルの３つに処
理を分割し、それぞれ専用のプロセッサで処理し、かつ
、これらのプロセッサが１つのメモリを介して全ての情
報を受け渡しするように構成することにより次のような
種々の利点を有する。
トレベルプロトコルおよびそれ以上のレベルの３つに処
理を分割し、それぞれ専用のプロセッサで処理し、かつ
、これらのプロセッサが１つのメモリを介して全ての情
報を受け渡しするように構成することにより次のような
種々の利点を有する。
ｔｊ’、フロセツザＣＣｉリンクレベル、パケットレベ
ルのプロトコル処理から解放される。
ルのプロトコル処理から解放される。
次に、１つのメモリを介して全ての情報を受け渡しする
構成であるのでリンクレベル、パケットレベルプロセッ
サの構成を標準化できる（プロセッサＣＣの仕様によら
ない）。また、メモリを共用しているので送受データの
プロセッサ間での受け渡しがなくなり、各プロセッサの
処理量を軽減化できる。さらにはパケットレベルプロセ
ッサＰ−ＣＰＵ、そのＤＭＡコントローラｌｙ−ＤＭＡ
１リンクレベルプロセツ？Ｉ、−ＣＰＵ、そのＤＭＡコ
ントローラＬ−ＤＭＡおよび回線制御部ＬＣＵいずれも
その機能が明確に規定されていることがらＬ８Ｉ化が可
能であり、システムの小形化がはかれる。
構成であるのでリンクレベル、パケットレベルプロセッ
サの構成を標準化できる（プロセッサＣＣの仕様によら
ない）。また、メモリを共用しているので送受データの
プロセッサ間での受け渡しがなくなり、各プロセッサの
処理量を軽減化できる。さらにはパケットレベルプロセ
ッサＰ−ＣＰＵ、そのＤＭＡコントローラｌｙ−ＤＭＡ
１リンクレベルプロセツ？Ｉ、−ＣＰＵ、そのＤＭＡコ
ントローラＬ−ＤＭＡおよび回線制御部ＬＣＵいずれも
その機能が明確に規定されていることがらＬ８Ｉ化が可
能であり、システムの小形化がはかれる。
近年、コンピュータ間通信に係る諸機能を階層別に整理
して標準化する検討が進められている。この階層化され
た処理の実現方式として本発明による方式を応用し、各
層ごとに専用のプロセッサで処理する構成が可能である
。
して標準化する検討が進められている。この階層化され
た処理の実現方式として本発明による方式を応用し、各
層ごとに専用のプロセッサで処理する構成が可能である
。
第４図はその一例を示すブロック図で、クレイヤの通信
プロトコルの処理に適用したものである。図において、
Ｌ２−ＣＰＵ−Ｌ６−ＣＰＵは各層専用のプロセッサ、
Ｌ２− ＤＭＡ −Ｌ６−ＤＭＡは各プロセッサＬ２−
ＣＰＵ−Ｌ６−ＣＰＵおよび回線制御部ＬＣＵがメイン
メモＩＪＭＭにＤＭＡアクセスするためのＤＭＡコント
ローラである。
プロトコルの処理に適用したものである。図において、
Ｌ２−ＣＰＵ−Ｌ６−ＣＰＵは各層専用のプロセッサ、
Ｌ２− ＤＭＡ −Ｌ６−ＤＭＡは各プロセッサＬ２−
ＣＰＵ−Ｌ６−ＣＰＵおよび回線制御部ＬＣＵがメイン
メモＩＪＭＭにＤＭＡアクセスするためのＤＭＡコント
ローラである。
第１図、第２図は従来のパケット処理方式の一例を示す
ブロック図、第３図は本発明によるパケット処理方式の
一実施例を示すブロック図、第４図は本発明方式を応用
した例を示すブロック図である。 ＣＣ・・・プロセッサ ＭＭ・・・メインメモリＬＣＵ
・・・回線制御部 Ｌ−ＣＰＵ・・・リンクレベルプロセッサＰ−ＣＰＵ、
、・パケットレベルプロセッサＬ−ＤＭＡ・・・リンク
レベルＤＭＡコントローラ Ｐ、−ＤＭＡ・・・パケットレベルＤＭＡコントローラ Ｌ２−ＣＰＵ−Ｌｓ−ＣＰＵ・・・各レベルプロセッサ Ｌ２−ＤＭＡ〜Ｌ６−ＤＭＡ、、、各レベルＤＭＡコン
トローラ 特許出願人 日本電気株式会社 代理人 弁理士 井ノロ 壽 １ｍ 才２図 ２３図 １ｆケ、ト［］Ｉｍへ
ブロック図、第３図は本発明によるパケット処理方式の
一実施例を示すブロック図、第４図は本発明方式を応用
した例を示すブロック図である。 ＣＣ・・・プロセッサ ＭＭ・・・メインメモリＬＣＵ
・・・回線制御部 Ｌ−ＣＰＵ・・・リンクレベルプロセッサＰ−ＣＰＵ、
、・パケットレベルプロセッサＬ−ＤＭＡ・・・リンク
レベルＤＭＡコントローラ Ｐ、−ＤＭＡ・・・パケットレベルＤＭＡコントローラ Ｌ２−ＣＰＵ−Ｌｓ−ＣＰＵ・・・各レベルプロセッサ Ｌ２−ＤＭＡ〜Ｌ６−ＤＭＡ、、、各レベルＤＭＡコン
トローラ 特許出願人 日本電気株式会社 代理人 弁理士 井ノロ 壽 １ｍ 才２図 ２３図 １ｆケ、ト［］Ｉｍへ
Claims (1)
- パケットレベルプロトコル処理よシ上の処理を行うプロ
セッサと、パケットレベルプロトコル処理を行うパケッ
トレベルプロセッサと、リンクレベルプロトコル処理を
行うリンクレベル７ｔ＋セツサと、メインメモリと、フ
レーム同期の検出、ＣＲＣ演算および０挿入１０削除を
行う回線制御部と、前記メインメモリへ前記パケットレ
ベルプロセッサからＤＭＡアクセスするためのパケット
レベルＤＭＡコンドローラド、前記メインメモリへ前記
リンクレベルプロセッサおよび回線制御部からＤＭＡア
クセスするためのリンフレ・ベルＤＭＡコントローラと
を含み、前記フＯセッサ、前記パケットレベルプロセッ
サおよび前記リンクレベルプロセッサ間を起動および割
込み信号線で直列に接続し、前記起動に伴なうコマンド
および前記割込みに伴なうスｆ−１スを前記パケットレ
ベルＤＭＡコントローラおよび前記リンクレベルＤＭＡ
コントローラを介して前記メインメモリにアクセスする
仁とＫより送受するように構成したことを特徴とするパ
ケット処理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58163943A JPS6055752A (ja) | 1983-09-06 | 1983-09-06 | パケツト処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58163943A JPS6055752A (ja) | 1983-09-06 | 1983-09-06 | パケツト処理方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6055752A true JPS6055752A (ja) | 1985-04-01 |
Family
ID=15783766
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58163943A Pending JPS6055752A (ja) | 1983-09-06 | 1983-09-06 | パケツト処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6055752A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62117050A (ja) * | 1985-11-15 | 1987-05-28 | Matsushita Graphic Commun Syst Inc | プロトコルプロセツサ |
| JPS63129443A (ja) * | 1986-11-19 | 1988-06-01 | Matsushita Graphic Commun Syst Inc | 通信制御装置 |
| JPH06324994A (ja) * | 1993-05-14 | 1994-11-25 | Kiyoshi Kase | 並列型ディジタル信号処理装置 |
-
1983
- 1983-09-06 JP JP58163943A patent/JPS6055752A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62117050A (ja) * | 1985-11-15 | 1987-05-28 | Matsushita Graphic Commun Syst Inc | プロトコルプロセツサ |
| JPS63129443A (ja) * | 1986-11-19 | 1988-06-01 | Matsushita Graphic Commun Syst Inc | 通信制御装置 |
| JPH06324994A (ja) * | 1993-05-14 | 1994-11-25 | Kiyoshi Kase | 並列型ディジタル信号処理装置 |
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